Claims (10)
시스템의 비정상적인 동작을 감지하는 워치독 타이머에 있어서, 시스템이 정상인지 비정상인지를 감지하여 정상적인 동작시에 제1리세트신호를 발생하는 리세트 발생수단; 시스템의 정상동작시 상기의 제1리세트신호를 수신하여 리세트되며 시스템의 비정상적인 동작시 미리 정하여진 시간내에 시스템을 초기화 하는 신호를 발생하는 카운터 수단; 및 상기의 카운터 수단에 클럭을 공급하기 위하여 중앙처리장치의 제어를 받지 않는 시스템 외부의 클럭발생수단을 구비하는 것을 특징으로 하는 워치독 타이머.A watchdog timer for detecting abnormal operation of a system, comprising: reset generating means for detecting whether a system is normal or abnormal and generating a first reset signal in a normal operation; Counter means for receiving and resetting the first reset signal during normal operation of the system and generating a signal for initializing the system within a predetermined time during abnormal operation of the system; And clock generation means external to the system which is not under the control of the central processing unit to supply the clock to the counter means.
제1항에 있어서, 상기의 클럭발생수단은 크리스탈 발진기를 사용하여 상기의 카운터수단에 클럭을 공급하는 것을 특징으로 하는 워치독 타이머.The watchdog timer according to claim 1, wherein the clock generating means supplies a clock to the counter means using a crystal oscillator.
제1항에 있어서, 상기의 클럭발생수단은 저항과 캐패시터를 사용한 RC 오실레이터로 구성된 것을 특징으로 하는 워치독 타이머.The watchdog timer according to claim 1, wherein the clock generating means comprises an RC oscillator using a resistor and a capacitor.
제1항에 있어서, 상기의 리세트 발생수단은 리세트 발생수단을 초기화 하기 위하여 제2리세트신호를 수신하는 것을 특징으로 하는 워치독 타이머.The watchdog timer according to claim 1, wherein said reset generating means receives a second reset signal for initializing the reset generating means.
시스템의 비정상적인 동작을 감지하는 워치독 타이머에 있어서, 시스템이 정상인지 비정상인지를 감지하여 정상직인 동작시에 제1리세트신호를 발생하는 리세트 발생수단; 시스템의 정상동작시 상기의 제1리세트신호를 수신하여 리세트되며 시스템의 비정상적인 동작시 미리 정하여진 시간내에 시스템을 초기화 하는 신호를 발생하는 카운터 수단; 중앙처리장치의 제어를 받지 않는 제1클럭신호를 발생하는 시스템 외부의 클럭발생수단; 상기의 제1블럭신호를 수신하여 이를 소정의 주기로 분주하여 제2클럭신호를 발생하는 클럭분주수단; 및 상기의 제1클럭신호와 제2클럭신호 중 어느 하나를 선택하여 상기의 카운터 수단에 클럭을 공급하는 멀티플렉서 수단을 구비한 것을 특징으로 하는 워치독 타이머.A watchdog timer for detecting abnormal operation of a system, comprising: reset generating means for detecting whether a system is normal or abnormal and generating a first reset signal in a normal operation; Counter means for receiving and resetting the first reset signal during normal operation of the system and generating a signal for initializing the system within a predetermined time during abnormal operation of the system; Clock generation means external to the system for generating a first clock signal not controlled by the central processing unit; Clock dividing means for receiving the first block signal and dividing it in a predetermined period to generate a second clock signal; And multiplexer means for selecting any one of said first clock signal and said second clock signal to supply a clock to said counter means.
제5항에 있어서, 상기의 멀티플렉서수단의 선택 입력인 제1선택신호를 공급하기 위한 멀티플렉서 선택신호 발생수단을 더 구비하는 것을 특징으로 하는 워치독 타이머.6. The watchdog timer according to claim 5, further comprising multiplexer selection signal generating means for supplying a first selection signal which is a selection input of said multiplexer means.
제5항 또는 제6항에 있어서, 상기의 클럭발생수단은 크리스탈 발진기를 사용하여 제1클럭신호를 발생하는 것을 특징으로 하는 워치독 타이머.7. The watchdog timer according to claim 5 or 6, wherein the clock generating means generates a first clock signal using a crystal oscillator.
제5항 또는 제6항에 있어서, 상기의 클럭발생수단은 RC 오실레이터로 구성된 것을 특징으로 하는 워치독 타이머.7. The watchdog timer according to claim 5 or 6, wherein the clock generation means comprises an RC oscillator.
제5항 또는 제6항에 있어서, 상기의 리세트 발생수단은 리세트 발생수단을 초기화 하기 위하여 제2리세트신호를 수신하는 것을 특징으로 하는 워치독 타이머.7. The watchdog timer according to claim 5 or 6, wherein the reset generating means receives a second reset signal to initialize the reset generating means.
제5항에 있어서, 상기의 클럭분주수단은 제1클럭을 수신하여 이를 고정의 주기로 분주하여 다수개의 분주된 클럭신호들을 발생하여 상기의 멀티플렉서 수단에 공급하는 것을 특징으로 하는 워치독 타이머.6. The watchdog timer according to claim 5, wherein the clock division means receives the first clock and divides it with a fixed period to generate a plurality of divided clock signals and supply them to the multiplexer means.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.