KR960012532A - 자기정렬 매몰 채널/접합 적층 게이트 플래시 메모리셀 - Google Patents

자기정렬 매몰 채널/접합 적층 게이트 플래시 메모리셀 Download PDF

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KR960012532A
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미키오 이시마루
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Abstract

효과적으로 채널길이 치수가 적층게이트 구조와 임계치수와는 무관하도록 하기 위하여 개량된 단일 트랜지스터 플래시 EEPROM 셀구조와 제조하는 제조방법이 제공된다. 셀구조(110)는 터널산화막(126)과 적층게이트 구조(134)의 형성이전에 기판(112)에서 임플란트되는 n-매몰 채널/접합영역(116)을 포함한다. 적층게이트 구조를 형성하고 나서, p-타입 소오스영역(122)은 기판에서 큰 평향각을 가지고 임플란트된다. 따라서, n+드레인과 n+소오스영역(118,124)이 기판에 임플란트되어 적층게이트 구조로 자기정렬된다. 본 발명의 셀구조는 작은 크기로 비례축소가 용이하고 고집적으로 저전압 파워스플라이 응용분야에서 사용할 수 있다.

Description

자기정렬 매몰 채널/접합 적층 게이트 플래시 메모리셀
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따라서 구성된, 단일 트랜지스터 EEPROM 셀을 도시한 단면도.

Claims (18)

  1. 단일 트랜지스터 메모리 셀구조로서, 기판(112), 상기 기판에 배치된 n-매몰 채널/접합영역(116), 상기 기판과 드레인측부를 한정하는 상기 n-매몰채널/접합영역의 제1측부상에 배치된 n+ ─타입 드레인 영역(118), 상기 기판과 소오스측부를 한정하는 상기 n- 매몰채널/접합영역의 제2측부상에 배치된 소오스구조(120), 상기 기판상에 배치된 터널 산화막(126) 및, 상기 터널 산화막(126)상에 배치된 적층게이트 구조(134)로 이루어지며, 상기 소오스구조는 제1p-타입 소오스영역(122)과 상기 제1p-타입 소오스영역에 배치된 제2n+ -타입 소오스영역(124)을 포함하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀구조.
  2. 제1항에 있어서, 상기 적층게이트 구조(134)는 상기 n+ -타입 드레인영역(118)의 일부분(119), 상기 제1p-타입 소오스영역(122) 및, 상기 제2n+소오스영역(124)의 일부분(125)을 덮어씌우는 것을 특징으로 하는 단일 트랜지스터 메모리 셀구조.
  3. 제2항에 있어서, 상기 n-매몰 채널/접합영역(116)은 두께가 1000내지 2000Å인것을 특징으로 하는 단일 트랜지스터 메모리 셀구조.
  4. 제3항에 있어서, 상기 n-매몰 채널/접합영역(116)은 1×1013내지 3×1014이온/㎠의 범위내에 밀도를 가진 인이온을 임폴란트함으로써 형성되는 것을 특징으로 하는 단일 트랜지스터 메모리 셀구조.
  5. 제1항에 있어서, 상기 p-타입 소오스영역(122)은 5×1013내지 8×1014이온/㎠의 밀도를 가진 붕소이온을 임플란트함으로써 형성되는 것을 특징으로 하는 단일 트랜지스터 메모리 셀구조.
  6. 제1항에 있어서, 상기 터널 산화막(126)은 두께가 대략 100Å 미만인 것을 특징으로 하는 단일 트랜지스터 메모리 셀구조.
  7. 제1항에 있어서, 상기 적층게이트 구조(134)는 부동게이트(128), 상기 부동게이트상에 배치된 인터-게이트 유전체(130) 및, 상기 인터-게이트 유전체상에 배치된 제어게이트(132)를 포함하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀구조.
  8. 제1항에 있어서, 상기 p-타입 소오스영역(122)은 상기 소오스측부에서 큰 평향각을 가지고 임플란트함으로써 형성되는 것을 특징으로 하는 단일 트랜지스터 메모리 셀구조.
  9. 제1항에 있어서, 상기 메모리셀의 상기 채널길이는 상기 소오스 측부상의 상기 p-타입 소오스영역(122)에 의해 세트되고, 상기 적층게이트 구조의 임계치수와는 무관하며, 이로써, 작은 크기로 비례축소를 할 수 있으며, 고집적으로 저전압 파워서플라이 응용분야에 접합한 것을 특징으로 하는 단일 트랜지스터 메모리 셀구조.
  10. 실리콘 반도체기판상에 자기정렬의 단일 트랜지스터 메모리 셀구조를 형성하는 형성방법으로서, 상기 방법은 상기 기판에 n-매몰채널/접합영역(116)을 임플란트하는 임플란트단계, 상기 기판의 표면위에 터널 산화막구조(126)를 형성하는 단계, 상기 터널 산화막상에 적층게이트 구조(134)를 형성하는 형성단계, 드레인측부를 한정하는 상기 n-매몰채널/접합영역의 제1측부를 마스킹하는 마스킹단계, 소오스측부를 한정하는 상기 n-매몰채널/접합영역의 제2측부상에 p-타입 소오스영역(122)을 임플란트하는 임플란트단계 및, 상기 각각의 드레인 및 소오스측부상에 상기 기판에서 n+드레인 및 n+소오스영역(118,124)을 임플란트하는 임플란트단계로 구성되는 것을 특징으로 하는 자기정렬 단일 트랜지스터 메모리 셀구조 형성방법.
  11. 제10항에 있어서, 상기 적층게이트 구조(134)는 상기 n+ -타입 드레인영역(118)의 일부분(119), 상기제1p-타입 소오스영역(122) 및, 상기 제2n+소오스영역(124)의 일부분(125)을 덮어씌우는 것을 특징으로 하는 자기정렬 단일 트랜지스터 메모리 셀구조 형성방법.
  12. 제11항에 있어서, 상기 n-매몰 채널/접합영역(116)은 두께가 1000내지 2000Å인 것을 특징으로 하는 자기정렬 단일 트랜지스터 메모리 셀구조 형성방법.
  13. 제12항에 있어서, 상기 n-매몰채널/접합영역(116)은 1×1013내지 3×1014이온/㎠의 범위내에 밀도를 가진 인이온을 임폴란트함으로써 형성되는 것을 자기정렬 단일 트랜지스터 메모리 셀구조 형성방법.
  14. 제10항에 있어서, 상기 p-타입 소오스영역(122)은 5×1013내지 8×1014이온/㎠의 밀도를 가진 붕소이온을 임플란트함으로써 형성되는 것을 특징으로 하는 자기정렬 단일 트랜지스터 메모리 셀구조 형성방법.
  15. 제10항에 있어서, 상기 터널 산화막(126)은 두께가 대략 100Å 미만인 것을 특징으로 하는 자기정렬 단일 트랜지스터 메모리 셀구조 형성방법.
  16. 제10항에 있어서, 상기 적층게이트 구조(134)는 부동게이트(128), 상기 부동게이트상에 배치된 인터-게이트 유전체(130) 및, 상기 인터-게이트 유전체상에 배치된 제어게이트(132)를 포함하는 것을 특징으로 하는 자기정렬 단일 트랜지스터 메모리 셀구조 형성방법.
  17. 제10항에 있어서, 상기 p-타입 소오스영역(122)은 상기 소오스측부에서 큰 편향각을 가지고 임플란트 함으로써 형성되는 것을 특징으로 하는 자기정렬 단일 트랜지스터 메모리 셀구조 형성방법.
  18. 제10항에 있어서, 상기 메모리셀의 상기 채널길이는 상기 소오스 측부상의 상기 p-타입 소오스영역(122)에 의해 세트되고, 상기 적층게이트 구조의 임계치수와는 무관하며, 이로써, 작은 크기로 비례축소를 할수 있으며, 고집적으로 저전압 파워서플라이 응용분야에 적합한 것을 특징으로 하는 자기정렬 단일 트랜지스터 메모리 셀구조 형성방법.
    참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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