KR960010493B1 - Decompression circuit - Google Patents
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Abstract
Description
제1도(a) 내지 (c)는 일반적인 주사선을 따라 주사되는 원신호에 대한 압축과 복원을 설명하는 신호파형도.1 (a) to (c) are signal waveform diagrams illustrating compression and reconstruction of an original signal scanned along a general scanning line.
제2도(a) 내지 (c)도는 제1도에 도시된 압축신호를 복원하는 경우를 설명하는 도면.2 (a) to (c) are diagrams for explaining the case of restoring the compressed signal shown in FIG.
제3도는 본 발명에 따른 압축데이터 복원회로의 구성을 나타낸 회로도.3 is a circuit diagram showing a configuration of a compressed data recovery circuit according to the present invention.
제4도는 제3도에 도시된 압축데이터 복원회로를 설명하는 타이밍도이다.4 is a timing diagram for explaining the compressed data recovery circuit shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 앤드게이트 12 : 출력클럭반전수단10: end gate 12: output clock switching means
14 : 카운터부 16 : 디멀티플렉서14: counter 16: demultiplexer
18 : 메모리지정신호출력부 20 : 데이터저장/복원부18: Memory designated signal output unit 20: Data storage / restoration unit
본 발명은 압축데이터 복원회로에 관한 것으로, 특히 시간축으로 압축된 신호의 복원에 소요되는 메모리의 양을 플립플롭을 사용하여 절감시킬 수 있도록 된 압축데이터 복원회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a compressed data recovery circuit, and more particularly, to a compressed data recovery circuit capable of reducing the amount of memory required to recover a signal compressed on a time axis by using a flip-flop.
일반적으로, 디지털영상기기 예컨대, HDTV(High Definition Television)와 같은 고화질영상 텔레비전에서는 방송국으로부터 송신되는 영상신호중 압축된 영상신호를 수신하여 원래의 영상신호로 복원시킨 후 영상처리동작을 거쳐서 화면에 디스플레이시키게 되는 바, 여기서 데이터압축(Data Compaction)이라 함은 코드변환이나 중복되는 항 제거 또는 반복문자 축소 등의 기법을 이용하여 데이터가 차지하는 공간을 줄이기 위해 데이터를 축약시키는 작업을 나타내는 것이다.In general, a high-definition video television such as a high definition television (HDTV) receives a compressed video signal of a video signal transmitted from a broadcasting station, restores the original video signal, and displays it on the screen through an image processing operation. In this case, data compression refers to an operation of condensing data in order to reduce the space occupied by data using techniques such as code conversion, duplicate term elimination, or repeated character reduction.
한편, 이러한 데이터압축기법에 따르면 제1도(a)에 도시된 바와 같이 하나의 주사선을 시간축으로 설정한 후 원래신호 즉, 디지털영상신호를 주사하는 경우에, 그 원래의 영상신호가 제1도(b)에 도시된 바와같이 시간축상에 표시되는 주변의 디지털영상신호와 레벨을 비교하여 거의 일정수준의 레벨이 지속될 경우에는 상기한 데이터압축방법에 의해 소정치의 압축비율(예를 들어, 제1도(b)에서의 2/3)로 축약해서 전송하게 된다.On the other hand, according to this data compression technique, when the original signal, that is, the digital video signal is scanned after setting one scan line as the time axis as shown in FIG. 1 (a), the original video signal is shown in FIG. As shown in (b), when a level of almost constant level is maintained by comparing the level with a peripheral digital video signal displayed on the time axis, a compression ratio of a predetermined value is determined by the data compression method described above. 2/3 of 1 degree (b) is abbreviated and transmitted.
따라서, 그 압축전송된 신호를 수신하는 디지털영상기기에서는 그 수신된 압축신호를 어떠한 복원과정을 거치지 않은채로 화면에 디스플레이시키게 되면 원래의 디지털영상신호와는 전혀 다른 화상이 디스플레이되므로 제1도(c)에 도시된 바와 같이 원래의 신호로 복원시켜야 하는데, 그 복원과정에는 일반적으로 2개의 라인메모리를 사용하여 압축신호를 원래의 신호로 복원시키게 된다.Therefore, in the digital video apparatus that receives the compressed transmission signal, if the received compressed signal is displayed on the screen without any reconstruction process, an image different from the original digital video signal is displayed. As shown in Fig. 2), the original signal must be restored. In the restoration process, two line memories are generally used to restore the compressed signal to the original signal.
즉, 제2도(a)에 도시된 바와 같이 1라인분의 압축된 신호가 데이터입력클럭에 의해 제1라인메모리에 저장되고 그 주사라인분의 압축신호의 저장이 종료되면, 제2도(b)에 도시된 바와 같이 제2라인메모리에 다음 라인의 압축된 신호를 저장시킴과 동시에 상기 제1라인메모리에 저장된 신호를 데이터압축비, 예컨대 2/3압축비율인 경우에 입력클럭의 2/3속도의 출력클럭으로 읽어냄으로써 원래의 신호로 복원된다.That is, as shown in FIG. 2A, when the compressed signal for one line is stored in the first line memory by the data input clock and the storing of the compressed signal for the scan line is finished, the second diagram ( b) 2/3 of the input clock when the compressed signal of the next line is stored in the second line memory and the signal stored in the first line memory is a data compression ratio, for example, a 2/3 compression ratio as shown in b). The original signal is restored by reading into the output clock of speed.
이와 같이 한 라인의 복원이 끝나게 되면 제1라인메모리에 그 다음의 라인신호가 저장되는 반면, 제2라인메모리에 저장된 신호가 입력클럭에 대해 2/3속도의 출력클럭에 의해 복원되고, 상기한 방식을 계속 교대로 수행하여 압축신호의 저장과 그 압축신호의 복원이 가능하게 된다.When the restoration of one line is completed as described above, the next line signal is stored in the first line memory, while the signal stored in the second line memory is restored by an output clock of 2/3 speed with respect to the input clock. By alternately performing the method, it is possible to store the compressed signal and restore the compressed signal.
그러나, 상기 방식은 방송국으로부터 송신되는 디지털영상신호가 저장/출력되는 하나의 라인메모리에 대해서는 데이터가 저장되도록 하는 입력클럭과 그 저장된 데이터를 읽어내기 위한 독출클럭간의 지연시간이 필요하게 되고, 그 1조의 라인메모리(2개의 라인메모리)를 사용함에 의해서는 메모리 용량이 대폭 증가되는데 따른 데이터처리능력의 비효율화가 발생됨은 물론, 전체적인 비용상승의 원인으로 작용하게 된다.However, this method requires a delay time between an input clock for storing data and a read clock for reading the stored data for one line memory in which a digital video signal transmitted from a broadcasting station is stored / outputted. The use of a pair of line memories (two line memories) not only leads to an inefficiency in data processing capacity due to a significant increase in memory capacity, but also contributes to an overall cost increase.
따라서, 본 발명은 상기한 사정을 감안하여 이루어진 것으로, 그 목적은 메모리수단으로서의 플립플롭을 사용하여 데이터의 저장과 복원을 병행함에 의해 시간축으로 압축된 신호를 복원시키는데 소요되는 메모리의 양을 절감할 수 있도록 하는 압축데이터 복원회로를 제공함에 있다.Accordingly, the present invention has been made in view of the above circumstances, and an object thereof is to reduce the amount of memory required to restore a signal compressed on a time axis by simultaneously storing and restoring data using flip-flops as memory means. It is to provide a compressed data recovery circuit to enable.
상기한 목적을 달성하기 위해 본 발명에 따른 압축데이터 복원회로는 소정비율의 압축비로 압축되어 전송되는 데이터를 입력시키기 위한 입력클럭과 출력클럭반전수단에 의해 반전된 출력클럭신호를 인가받아 업/다운 카운트하여 기록 및 독출될 데이터신호를 지정해주기 위한 카운트치를 출력하는 카운터부와, 상기 카운터부에서 출력되는 카운트치를 신호의 저장과 복원을 지정할 수 있도록 디멀티플렉싱하는 디멀티플렉서, 상기 디멀티플렉서로부터의 카운트치와 상기 출력클럭반전수단으로부터의 반전된 출력클럭신호를 기초로 하여 데이터기록 및 독출을 위해 해당 메모리의 클럭을 트리거시키기 위한 메모리지정신호를 출력하는 메모리지정신호출력부, 입력데이터와 입력클럭이 앤드게이트를 통해 앤드처리된 후 출력되는 결과치와, 상기 메모리지정신호출력부에서 출력되는 메모리지정신호 및 상기 출력클럭반전수단으로부터의 반전된 출력클럭신호를 기초로 하여 압축데이터를 기록 및 독출동작을 통해 복원시키는 데이터저장/복원부를 구비하여 구성된 압축데이터 복원회로를 제공한다.In order to achieve the above object, the compressed data recovery circuit according to the present invention receives an input clock and an output clock signal inverted by an output clock inverting means for inputting data that is compressed and transmitted at a compression ratio of a predetermined ratio. A counter unit for counting and outputting a count value for designating a data signal to be recorded and read out, a demultiplexer for demultiplexing the count value output from the counter unit to designate the storage and restoration of the signal, the count value from the demultiplexer and the A memory designation signal output section for outputting a memory designation signal for triggering a clock of the memory for data writing and reading based on the inverted output clock signal from the output clock inversion means, and the input data and the input clock And output the result after end processing through Compressed data restoration comprising a data storage / restoration section for restoring compressed data through a write and read operation based on a memory designation signal output from the memory designated signal output section and an inverted output clock signal from the output clock inversion means. Provide a circuit.
또한, 상기 메모리지정신호출력부는 상기 디멀티플렉서에서 출력되는 카운트치와 출력클럭반전수단으로부터의 클럭신호를 오아처리하는 다수개의 오아게이트(OR GATE)로 구성되고, 상기 데이터저장/복원부는 입력되는 데이터를 저장/복원하기 위한 다수개의 메모리수단과, 그 메모리수단에 저장된 데이터를 시프트시키기 위한 다수개의 데이터시프트용 앤드게이트 및 상기 데이터시프트용 앤드게이트에 의해 시프트되는 데이터를 상위 메모리에 기록하기 위한 다수개의 데이터기록용 오아게이트로 구성되며, 상기 메모리수단은 D플립플롭으로 구성된다.The memory designation signal output section may include a plurality of OR gates for processing a count value output from the demultiplexer and a clock signal from an output clock inverting means, and the data storage / recovery section stores the input data. A plurality of memory means for storing and restoring, a plurality of data shift end gates for shifting data stored in the memory means, and a plurality of data for recording data shifted by the data shift end gate in the upper memory It is composed of a recording orifice, and the memory means is composed of a D flip flop.
상기와 같이 본 발명에 의하면 데이터입력클럭과 출력클럭의 입력에 따라 카운터부가 업/다운카운트하여 디멀티플렉서에 의해 데이터기록 또는 복원대상의 메모리에 포함된 플립플롭을 지정하는 방식을 이용하므로 소용량의 메모리용량만으로도 압축신호의 충분한 복원이 가능하게 된다.As described above, according to the present invention, since the counter unit up / down counts according to the input of the data input clock and the output clock, a demultiplexer designates a flip-flop included in the data to be written or restored, and thus a small memory capacity. It is possible to fully restore the compressed signal alone.
이하, 첨부된 도면을 참조로 하여 본 발명을 더욱 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described the present invention in more detail.
제3도는 본 발명에 따른 압축데이터 복원회로도로서, 본 발명의 장치에서 참조부호 10은 수신된 압축데이터(DA)와 그 압축데이터를 저장시키기 위한 입력펄스를 앤드처리하는 앤드게이트이고, 12는 상기 앤드게이트(10)의 입력클럭(IN CK)과의 출력인에이블시점을 맞추기 위해 출력클럭을 반전시키는 출력클럭반전수단으로서, 통상의 인버터로 구성된다.3 is a compressed data recovery circuit diagram according to the present invention, wherein reference numeral 10 in the apparatus of the present invention is an AND gate for processing the received compressed data DA and an input pulse for storing the compressed data. An output clock inverting means for inverting the output clock in order to meet the output enable time of the AND gate 10 with the input clock IN CK, and is constituted by a normal inverter.
또한, 참조부호 14는 데이터입력을 위한 입력클럭(IN CK)과 출력클럭반전수단(12)을 통한 출력클럭신호(OUT CK)를 인가받아 데이터기록 및 독출을 지정해주기 위한 카운트치를 출력하는 카운터부로서, 카운트치의 증가단자(INC)와 감소단자(DEC)를 갖춘 업다운 카운터(UP-DOWN Counter)로 구성되어 상기 입력클럭(IN CK)이 인가되면 카운트치를 1만큼 증가시키는 반면, 상기 출력클럭반전수단(12)으로부터의 출력클럭신호(OUT CK)가 인가될때 카운트치를 1만큼 감소시킨다.In addition, reference numeral 14 denotes a counter for outputting a count value for designating data writing and reading by receiving an input clock IN CK for data input and an output clock signal OUT CK through the output clock inverting means 12. As an up-down counter having an increasing terminal (INC) and a decreasing terminal (DEC) of a count value, when the input clock (IN CK) is applied, the count value is increased by 1, while the output clock is reversed. The count value is reduced by one when the output clock signal OUT CK from the means 12 is applied.
또, 참조부호 16은 상기 카운터부(14)에서 출력되는 카운트치를 입력받아 데이터기록 또는 복원(출력)비트를 디멀티플렉싱시키는 디멀티플렉서(Demultiplexer)이다.Reference numeral 16 denotes a demultiplexer which demultiplexes the data recording or restoring (output) bit by receiving the count value output from the counter unit 14.
동 도면에서, 참조부호 18은 상기 디멀티플렉서(16)로부터의 카운트치와 출력클럭반전수단(12)으로부터 반전된 출력클럭신호(OUT CK)를 기초로 하여 데이터기록 및 복원독출을 위해 메모리의 클럭단을 트리거시키기 위한 메모리지정신호를 출력하는 메모리지정신호출력부로서, 상기 디멀티플렉서(16)의 출력단(A0∼An)에 일단이 각각 접속되고 다른 일단은 상기 출력클럭반전수단(12)의 출력단에 각각 접속된 다수개의 오아게이트(18a∼18n)로 구성된다.In the figure, reference numeral 18 denotes a clock stage of the memory for data writing and restoring reading based on the count value from the demultiplexer 16 and the output clock signal OUT CK inverted from the output clock inverting means 12. A memory designation signal output section for outputting a memory designation signal for triggering a signal, wherein one end is respectively connected to the output terminals A0 to An of the demultiplexer 16 and the other end is respectively output to the output terminal of the output clock inverting means 12. It consists of a plurality of connected oragates 18a to 18n.
또, 참조부호 20은 상기 앤드게이트(10)를 통해 앤드처리된 후 출력되는 결과치와 상기 메모리지정신호출력부(18)에서 출력되는 메모리지정신호 및 출력클럭반전수단(12)으로부터의 클럭신호를 기초로 하여 압축데이터를 복원시키는 데이터저장/복원부로서, 상기 데이터저장/복원부(20)는 상기 앤드게이트(10)의 출력단에서 출력되는 데이터를 저장/처리하기 위한 메모리수단으로서의 제1∼제n D플립플롭(21a∼21n)과 데이터복원출력시 그 제1∼제n D플립플롭(21a∼21n)에 저장된 데이터를 시프트시키기 위한 데이터시프트용 앤드게이트(22a∼22n) 및 상기 제1∼제n데이터시프트용 앤드게이트(22a∼22n)에 의해 시프트되는 데이터를 후단의 D플립플롭에 기록하기 위한 데이터기록용 오아게이트(23a∼23n)로 구성된다.Reference numeral 20 denotes a result value output after being processed through the AND gate 10, a memory designation signal output from the memory designation signal output unit 18, and a clock signal from the output clock switching means 12. A data storage / restoration unit for restoring compressed data on the basis of the data, wherein the data storage / restoration unit 20 is a first to second memory unit for storing / processing data output from an output terminal of the end gate 10; Data shift AND gates 22a to 22n for shifting the data stored in the n-D flip-flops 21a to 21n and the first to n-th D-flop flops 21a to 21n during data restoration output and the first to And the data recording orifices 23a to 23n for recording the data shifted by the nth data shift AND gates 22a to 22n on the subsequent D flip flop.
여기서, 상기 데이터저장/복원부(20)에서 상기 제1∼제n D플립플롭(21a∼21n)의 클럭펄스단자는 상기 메모리지정신호출력부(18)의 각 오아게이트(18a∼18n)의 출력단과 접속되어 그 오아게이트(18a∼18n)로부터의 트리거신호를 기초로 하여 메모리저장기능을 수행하고, 그 제1∼제n D플립플롭(21a∼21n)중에 최종단에 설치되는 제n D플립플롭(21n)의 D단자는 상기 앤드게이트(10)의 출력단과 직접 접속되어 압축데이터를 저장하게 되며, 제1D플립플롭(21a)을 제외한 제2∼제n D플립플롭(21b∼21n)의 Q단자는 각각의 D플립플롭에 저장된 압축데이터를 후단의 D플립플롭으로 시프트시키기 위한 데이터시프트용 앤드게이트(22a∼22n)의 일단에 접속됨과 더불어, 그 데이터시프트용 앤드게이트(22a∼22n)의 다른 일단은 상기 출력클럭반전수단(12)의 출력단에 접속되어 압축데이터를 후단으로 시프트시키는 동작을 수행하고, 그 데이터시프트용 앤드게이트(22a∼22n)의 출력단은 그 시프트된 데이터를 후단의 D플립플롭에 저장시키기 위해 데이터기록용 오아게이트(23a∼23n)의 일단에 접속됨과 더불어 그 데이터기록용 오아게이트(23a∼23n)의 다른 일단은 상기 앤드게이트(10)의 출력단에 접속되어 후단의 D플립플롭에 데이터를 기록시키게 된다.Here, the clock pulse terminal of the first to n-th D flip-flops 21a to 21n in the data storage / recovery unit 20 is connected to each of the orages 18a to 18n of the memory designated signal output unit 18. Connected to an output terminal and performs a memory storage function based on a trigger signal from the orifices 18a to 18n, and the n-th D provided at the last stage among the first to n-th D flip-flops 21a to 21n. The D terminal of the flip-flop 21n is directly connected to the output terminal of the AND gate 10 to store compressed data, and the second to n-th D-flop flops 21b to 21n except for the first D-flop flop 21a. The Q terminal of is connected to one end of the data shifting AND gates 22a to 22n for shifting the compressed data stored in each D flip-flop to the subsequent D flip-flop, and the data shifting AND gates 22a to 22n. Is connected to an output terminal of the output clock inverting means 12 and compressed data A shift operation to the rear end is performed, and the output end of the data shift end gates 22a to 22n is connected to one end of the data recording oragate 23a to 23n in order to store the shifted data in the D flip flop at the rear end. In addition to being connected, the other end of the data recording orifices 23a to 23n is connected to the output end of the AND gate 10 to record data on the D flip-flop at the rear end.
상기와 같이 구성된 본 발명에 따른 압축데이터 복원회로에 의한 복원동작에 대해 제4도의 타이밍도를 기초로 하여 설명하면 다음과 같다.The decompression operation by the compressed data decompression circuit according to the present invention configured as described above will be described based on the timing diagram of FIG.
먼저, 입력되는 데이터가 4개이고 그 데이터의 압축율은 2/3이며 카운터부(14)의 초기상태가 0000이라고 가정하였을때, 제4도의 t1시점에서 데이터기록을 위한 입력클럭(IN CK)이 발생되면 그 입력클럭은 카운터부(14)의 증가(INC)단자에 인가되어 출력되는 카운트치를 0001로 1만큼 증가시키고 디멀티플렉서(16)에서 그 카운트치 0001에 따라 디멀티플렉싱하여 제1D플립플롭(21a)을 지정해주기 위해 출력단자(A0)를 선택하여 메모리지정신호출력부(18)의 제1오아게이트(18a)의 일단에 메모리지정신호를 인가하게 되므로 그 제1오아게이트(18a)는 'H'레벨로 되고, 그에 따라 데이터저장/복원부(20)의 제1D플립플롭(21a)의 클럭펄스단자가 트리거되고, 앤드게이트(10)를 통해 입력되는 압축데이터(D0)가 제1데이터기록용 오아게이트(23a)의 일단을 통해 제1D플립플롭(21a)에 저장된다.First, when there are four input data, the compression ratio of the data is 2/3, and the initial state of the counter unit 14 is 0000, an input clock (IN CK) for data recording occurs at time t1 of FIG. When the input clock is applied to the increment (INC) terminal of the counter unit 14, the output count is increased to 1 by 0001, and the demultiplexer 16 demultiplexes the count value 0001 according to the count value 0001 to form the first D flip-flop 21a. In order to designate an output terminal A 0 , the memory designation signal is applied to one end of the first oragate 18a of the memory designation signal output unit 18, so that the first orifice 18a is 'H'. Level, and the clock pulse terminal of the first D flip-flop 21a of the data storage / recovery unit 20 is triggered, and the compressed data D0 input through the AND gate 10 is recorded with the first data. Stored in the 1D flip-flop 21a through one end of the orifice 23a for The.
그후, 출력클럭(OUT CK)이 로우(LOW)로 되는 t2시점에서 그 출력클럭(OUT CK)이 인버터(12)에 의해 'H'레벨로 반전되어 상기 카운트부(14)의 감소(DEC)단자에 인가되면, 현재 0001의 카운트치가 0000로 감소됨에 따라 디멀티플렉서(16)에서의 출력단자(A0)를 통해 메모리지정신호출력부(18)의 제1오아게이트(18a)의 일단에 메모리지정신호가 인가되고 그 제1오아게이트(18a)의 다른 일단에는 인버터(12)에 의해 'H'레벨로 반전된 출력클럭이 인가되어 상기 데이터저장/복원부(20)의 제1D플립플롭(21a)에 저장된 압축데이터(D0)를 처음 저장시킨 클럭속도보다 2/3배의 속도로 독출하여 원래의 신호로 복원시키게 된다.Thereafter, at the time t2 at which the output clock OUT CK goes low, the output clock OUT CK is inverted to the 'H' level by the inverter 12 to decrease the count portion 14 (DEC). When applied to the terminal, as the count value of the current 0001 is reduced to 0000, the memory designation is assigned to one end of the first or gate 18a of the memory designation signal output section 18 through the output terminal A 0 of the demultiplexer 16. A signal is applied and an output clock inverted to the 'H' level by the inverter 12 is applied to the other end of the first or gate 18a so that the first D flip-flop 21a of the data storage / recovery unit 20 is applied. Compressed data (D0) stored in the C-B is read out at a speed of 2/3 times the clock speed stored first and restored to the original signal.
이어, t3시점에서 발생되는 입력클럭(IN CK)에 의해 두번째 압축데이터(D1)가 앤드게이트(10)를 통해 수신되면, 상기 입력클럭(IN CK)에 의해 카운터부(14)의 카운트치가 1증가되어 0001상태로 디멀티플렉서(16)에 입력되고, 그에 따라 그 디멀티플렉서(16)는 출력단자(A0)를 통해 메모리지정신호출력부(18)의 제1오아게이트(18a)의 일단에 메모리지정신호를 인가하게 되므로, 그 제1오아게이트(18a)에서는 'H'레벨의 신호가 출력되어 상기 데이터저장/복원부(20)의 제1D플립플롭(21a)의 클럭펄스단자를 트리거시킨다.Subsequently, when the second compressed data D1 is received through the AND gate 10 by the input clock IN CK generated at the time t3, the count value of the counter 14 is 1 by the input clock IN CK. The demultiplexer 16 is incremented and input to the demultiplexer 16 in the 0001 state, so that the demultiplexer 16 is assigned a memory at one end of the first or gate 18a of the memory specifying signal output unit 18 through the output terminal A 0 . Since the signal is applied, the signal of the 'H' level is output from the first or gate 18a to trigger the clock pulse terminal of the first D flip-flop 21a of the data storage / recovery unit 20.
따라서, 상기 앤드게이트(10)를 통한 두번째 압축데이터(D1)가 데이터저장/복원부(20)의 제1데이터기록용 오아게이트(23a)를 거쳐 상기 제1D플립플롭(21a)의 D단자에 공급된다.Accordingly, the second compressed data D1 through the AND gate 10 is passed to the D terminal of the first D flip-flop 21a via the first data recording orifice 23a of the data storage / recovery unit 20. Supplied.
그후, t4시점에서 발생되는 입력클럭(IN CK)에 의해 카운터부(14)에서는 현재의 카운트치를 0001에서 0010으로 1만큼 증가시키게 되어 디멀티플렉서(16)는 출력단자(A1)을 통해 메모리지정신호출력부(18)의 제2오아게이트(18b)를 선택하게 되고, 그 제2오아게이트(18b)는 'H'레벨로 되어 디지털저장/복원부(20)의 제2D플립플롭(21b)의 클럭단자를 트리거시킴으로써 상기 앤드게이트(10)에 수신된 세번째 압축데이터(D2)가 데이터저장/복원부(20)의 제2데이터기록용 오아게이트(23b)를 통해 제2D플립플롭(21b)의 D단자에 인가되는 한편, 그 t4시점에서 출력클럭펄스의 상태는 'H'레벨상태를 유지하므로 전단의 압축데이터(D1)의 독출동작은 없게 된다.After that, the input unit IN CK generated at time t4 causes the counter unit 14 to increase the current count value from 0001 to 0010 by one, so that the demultiplexer 16 uses the memory terminal signal through the output terminal A 1 . The second or gate 18b of the output unit 18 is selected, and the second or gate 18b becomes 'H' level, so that the second D flip-flop 21b of the digital storage / restore unit 20 is selected. The third compressed data D2 received by the AND gate 10 by triggering the clock terminal is connected to the second D flip-flop 21b through the second data recording orifice 23b of the data storage / recovery unit 20. While the terminal is applied to the D terminal, the output clock pulse maintains the 'H' level at the time t4, and thus there is no reading operation of the compressed data D1 at the front end.
그후, t5시점에서 출력클럭신호(OUT CK)가 'L'레벨이 되어 인버터(12)를 통해 반전된 출력클럭신호(OUT CK)가 카운터부(14)에서 인가되면, 그 카운터부(14)에서는 현재의 카운트치 0010을 0001로 감소시킴에 따라 디멀티플렉서(16)에서는 출력단자(A0)를 통해 메모리지정신호출력부(18)의 제1오아게이트(18a)를 선택하게 되고, 그에 따라 그 제1오아게이트(18a)는 'H'레벨로 되어 데이터저장/복원부(20)의 제1D플립플롭(21a)의 클럭펄스단자를 트리거시키게 됨과 동시에, 인버터(12)에서 'H'레벨로 반전된 출력클럭신호(OUT CK)가 메모리지정신호출력부(18)의 제2오아게이트(18b)에 인가되어 상기 데이터저장/복원부(20)의 제2D플립플롭(21b)의 클럭펄스단자도 트리거된다.Thereafter, when the output clock signal OUT CK becomes 'L' level at time t5 and the output clock signal OUT CK inverted through the inverter 12 is applied from the counter unit 14, the counter unit 14 As the current count value 0010 is reduced to 0001, the demultiplexer 16 selects the first or gate 18a of the memory designated signal output unit 18 through the output terminal A 0 . The first oragate 18a is at the 'H' level to trigger the clock pulse terminal of the first D flip-flop 21a of the data storage / recovery unit 20 and at the same time, the inverter 12 is at the 'H' level. The inverted output clock signal OUT CK is applied to the second or gate 18b of the memory designated signal output unit 18, so that the clock pulse terminal of the second D flip-flop 21b of the data storage / recovery unit 20 is applied. Is also triggered.
이에 따라, 제1D플립플롭(21a)의 압축데이터(D1)가 독출되어 원래의 신호로 복원되고, 상기 제2D플립플롭(21b)의 압축데이터(D2)는 Q1단자를 통해 제1데이터시프트용 앤드게이트(22a)의 일단에 인가됨과 동시에, 그 제1데이터시프트용 앤드게이트(22a)의 다른 일단에는 인버터(12)에 의해 'H'레벨로 반전된 출력클럭신호(OUT CK)가 인가되므로 상기 제1데이터시프트용 앤드게이트(22a)를 통해 제2메모리수단(21b)의 압축데이터(D2)가 시프트되어 제1메모리수단(21a)의 D단자에 인가된다.Accordingly, the compressed data D1 of the first D flip-flop 21a is read out and restored to the original signal, and the compressed data D2 of the second D flip-flop 21b is used for the first data shift through the Q1 terminal. Since the output clock signal OUT CK applied to one end of the AND gate 22a and inverted to the 'H' level by the inverter 12 is applied to the other end of the first data shift AND gate 22a, The compressed data D2 of the second memory means 21b is shifted and applied to the D terminal of the first memory means 21a through the first data shift and gate 22a.
그후, t6시점에서 입력클럭(IN CK)이 발생되어 카운터부(14)에 인가되고, 그 카운터부(14)에서는 현재의 카운트치를 0001에서 0010으로 1증가시켜 디멀티플렉서(16)로 전송하게 된다. 그러면, 상기 디멀티플렉서(16)는 그 카운트치에 따라 출력단자(A1)를 통해 메모리지정신호출력부(18)의 제2오아게이트(18b)의 일단에 메모리지정신호를 인가함으로써, 그 오아게이트(18b)는 'H'레벨로 되어 데이터저장/복원부(20)의 제2D플립플롭(21b)의 클럭펄스단자를 트리거시키게 된다. 그리하여 네번째 압축데이터(D3)가 앤드게이트(10)를 통해 제2데이터기록용 오아게이트(23b)를 거쳐 제2D플립플롭(21b)에 기록된다.Thereafter, an input clock IN CK is generated and applied to the counter unit 14 at time t6, and the counter unit 14 transmits the present count value to 0001 to 0010 by one and transmits it to the demultiplexer 16. Then, the demultiplexer 16 applies the memory designation signal to one end of the second orifice 18b of the memory designation signal output section 18 through the output terminal A 1 according to the count value, thereby providing the oragate. 18b becomes the 'H' level to trigger the clock pulse terminal of the second D flip-flop 21b of the data storage / recovery unit 20. Thus, the fourth compressed data D3 is recorded on the second D flip-flop 21b via the second gate 10b for the second data recording via the AND gate 10.
이어, t7시점에서 출력클럭신호(OUT CK)가 'L'레벨로 됨에 따라 인버터(12)에 의해 'H'레벨로 반전된 상기 출력클럭이 카운터부(14)에 인가되면 그 카운터부(14)는 현재의 카운트치 0010을 0001로 1감소시켜 디멀티플렉서(16)에 인가함으로써 그 디멀티플렉서(16)는 출력단자(A0)를 통해 메모리지정신호출력부(18)의 제1오아게이트(18a)를 지정하게 되고, 그에 따라 그 제1오아게이트(18a)는 데이터저장/복원부(20)의 제1D플립플롭(21a)의 클럭펄스를 트리거시키게 됨과 동시에 출력클럭반전수단(12)에서 'H'레벨로 반전된 출력클럭이 메모리지정신호출력부(18)의 제2오아게이트(18b)에 인가되어 상기 데이터저장/복원부(20)의 제2D플립플롭(21b)의 클럭펄스단자도 트리거된다.Subsequently, when the output clock signal OUT CK becomes 'L' level at time t7, the output clock signal inverted to the 'H' level by the inverter 12 is applied to the counter unit 14. ) Decreases the current count value 0010 to 0001 and applies it to the demultiplexer 16 so that the demultiplexer 16 can output the first OA gate 18a of the memory designated signal output unit 18 through the output terminal A 0 . Therefore, the first or gate 18a triggers the clock pulse of the first D flip-flop 21a of the data storage / recovery unit 20, and at the same time, the output clock inverting means 12 generates a 'H'. The output clock inverted to the level is applied to the second or gate 18b of the memory designated signal output unit 18 to trigger the clock pulse terminal of the second D flip-flop 21b of the data storage / recovery unit 20. do.
이에 따라, 제1D플립플롭(21a)의 압축데이터(D2)가 독출되어 원래의 신호로 복원되고, 상기 제2D플립플롭(21b)의 압축데이터(D3)는 Q1단자를 통해 제1데이터시프트용 앤드게이트(22a)의 일단에 인가됨과 동시에, 그 제1데이터시프트용 앤드게이트(22a)의 다른 일단에는 출력클럭반전수단(12)에 의해 'H'레벨로 반전된 출력클럭신호가 인가되므로, 상기 데이터시프트용 앤드게이트(22a)를 통해 제2D플립플롭(21b)의 압축데이터(D3)가 시프트되어 제1D플립플롭(21a)의 D단자에 인가된다.Accordingly, the compressed data D2 of the first D flip-flop 21a is read out and restored to the original signal, and the compressed data D3 of the second D flip-flop 21b is used for the first data shift through the Q1 terminal. Since the output clock signal inverted to the 'H' level by the output clock inverting means 12 is applied to one end of the AND gate 22a and the other end of the first data shift AND gate 22a, The compressed data D3 of the second D flip-flop 21b is shifted through the data shift and gate 22a and applied to the D terminal of the first D flip-flop 21a.
이후에, 앤드게이트(10)에 수신되는 압축데이터는 상기한 동작을 반복하여 원래의 신호로 복원된다.Thereafter, the compressed data received by the AND gate 10 is restored to the original signal by repeating the above operation.
상기와 같이 본 발명에 따른 압축데이터 복원회로에 의하면, 2개의 라인메모리를 사용하여 스위칭형식으로 소정의 압축비율로 축약된 압축데이터를 복원하는 종래의 방식에 비해 압축비율만큼의 메모리만 필요하므로 종래의 필요량과 비교하여 볼 때,As described above, according to the compressed data recovery circuit according to the present invention, since only the memory of the compression ratio is required as compared with the conventional method of restoring the compressed data reduced to the predetermined compression ratio in a switching form using two line memories. Compared to the required amount of
((압축율)×데이터수)/(2×데이터수)=(압축율)/2((Compression rate) X number of data) / (2 X number of data) = (compression rate) / 2
이 되므로, 예컨대 데이터압축율이 2/3인 경우에는 1/3만큼의 메모리만 있으면 원래의 신호로의 복원이 가능하게 되고, 그에 따라 메모리의 효율이 향상될 수 있다.Therefore, when the data compression ratio is 2/3, for example, only 1/3 of the memory can be restored to the original signal, thereby improving the efficiency of the memory.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930016333A KR960010493B1 (en) | 1993-08-23 | 1993-08-23 | Decompression circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930016333A KR960010493B1 (en) | 1993-08-23 | 1993-08-23 | Decompression circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950007513A KR950007513A (en) | 1995-03-21 |
| KR960010493B1 true KR960010493B1 (en) | 1996-08-01 |
Family
ID=19361745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930016333A KR960010493B1 (en) | 1993-08-23 | 1993-08-23 | Decompression circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960010493B1 (en) |
-
1993
- 1993-08-23 KR KR1019930016333A patent/KR960010493B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950007513A (en) | 1995-03-21 |
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