Claims (5)
소정비율로 압축되어 전송되는 데이터입력을 위한 입력클럭과 출력클럭반전수단(12)으로부터의 클럭신호를 인가받아 데이터기록 및 독출된 신호를 지정해주기 위한 카운트치를 출력하는 카운터부(14)와, 상기 카운터부(14)에서 출력되는 카운트치를 기초로 신호의 저장과 복원신호를 디멀티플렉싱하는 디멀티플렉서(16), 상기 디멀티플렉서(16)로부터의 카운트치와 출력클럭반전수단(12)으로부터의 클럭신호를 기초로하여 데이터기록 및 독출을 위한 해당 메모리의 클럭을 트리거시키기 위한 메모리지정신호를 출력하는 메모리지정신호출력부(18), 입력데이타와 입력클럭이 앤드게이트를 통해 앤드처리된 후 출력되는 결과치와 상기 메모리지정신호출력부(18)에서 출력되는 메모리지정신호 및 출력클럭반전수단(12)으로부터의 클럭신호를 기초로하여 압축데이터를 복원시키는 데이터 저장·복원부(20)를 구비하여 구성된 것을 특징으로 하는 압축데이터 복원회로.A counter unit 14 for receiving a clock signal from the input clock and output clock inverting means 12 for data input compressed and transmitted at a predetermined rate and outputting a count value for designating the data write and read signals; A demultiplexer 16 for demultiplexing the signal storage and recovery signals based on the count value output from the counter unit 14, the count value from the demultiplexer 16 and the clock signal from the output clock inverting means 12; A memory designation signal output section 18 for outputting a memory designation signal for triggering a clock of a corresponding memory for data writing and reading, and the result value output after the input data and the input clock are processed through the AND gate. On the basis of the memory designation signal output from the memory designation signal output section 18 and the clock signal from the output clock inversion means 12; Restoring the compressed data, it characterized in that the circuit is configured with a data storage and recovery unit 20 to recover the data.
제1항에 있어서, 상기 출력클럭반전수단(12)은 입력클럭과 출력클럭의 인에이블시점을 조정하기 위해 출력클럭을 반전시키는 인버터로 구성된 것을 특징으로 하는 압축데이터 복원회로.2. The compressed data recovery circuit according to claim 1, wherein said output clock inverting means (12) comprises an inverter for inverting the output clock to adjust the enable time of the input clock and the output clock.
제1항에 있어서, 상기 메모리지정신호출력부(18)는 상기 디멀티플렉서(16),에서 출력되는 카운트치와 출력클럭반전수단(12)으로부터의 클럭신호를 오아처리하여 데이터저장·복원대상의 메모리를 지정하는 신호를 발생하는 다수개의 오아게이트(18a-18n)로 구성되는 것을 특징으로 하는 압축데이터 복원회로.2. The memory of claim 1, wherein the memory designated signal output unit 18 processes the count value output from the demultiplexer 16 and the clock signal from the output clock inverting means 12 to perform data storage and restoration. Compressed data recovery circuit, characterized in that composed of a plurality of oragate (18a-18n) for generating a signal specifying a.
제1항에 있어서, 상기 데이터저장·복원부(20)는 입력되는 데이터를 저장/처리하기 위한 다수개의 메모리수단(21)과, 상기 출력클럭신호의 입력시 메모리수단(21)에 저장된 데이터를 시프트시키기 위한 다수개의 데이터시프트용 앤드게이트(22) 및 상기 데이터시프트용 앤드게이트(22)에 의해 시프트되는 데이터를 후단의 메모리에 기록하기 위한 다수개의 데이터기록용 오아게이트(23)로 구성된 것을 특징으로 하는 압축데이터 복원회로.The data storage / recovery unit (20) of claim 1, wherein the data storage / recovery unit (20) stores a plurality of memory means (21) for storing / processing input data and data stored in the memory means (21) upon inputting the output clock signal. A plurality of data shift and gates 22 for shifting, and a plurality of data recording or gates 23 for recording data shifted by the data shift and gate 22 in a subsequent memory. Compressed data recovery circuit.
제4항에 있어서, 상기 메모리수단(21)은 D플립플롭으로 구성된 것을 특징으로 하는 압축데이터 복원회로.5. The compressed data recovery circuit according to claim 4, wherein said memory means (21) is constituted by a D flip flop.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.