KR960006944B1

KR960006944B1 - Random data generator

Info

Publication number: KR960006944B1
Application number: KR1019930027300A
Authority: KR
Inventors: 홍승현; 박응기; 신기수
Original assignee: 재단법인 한국전자통신연구소; 양승택
Priority date: 1993-12-10
Filing date: 1993-12-10
Publication date: 1996-05-25
Also published as: KR950022151A

Abstract

a noise generator that maintains the output to be logical "1" or "0" with respect to the noise generated by a source throughout a reverse biased Zener diode after an adjustable resistance; a random bit generator that compensates unbalance of the output caused by instantaneous variation and unstableness of clocks from a clock generator and generates a random bit stream; and a s/p converter receiving the serial random bit stream to convert it to parallel one using the noise as a clock; thereby generates completely random data automatically and adjusts randomness either.

Description

Random data generator

제1도는 본 발명에 의한 랜덤 데이타 발생기의 블럭 구성도.1 is a block diagram of a random data generator according to the present invention.

제2도는 본 발명에 의한 랜덤 데이타 발생기의 세부적인 구성을 나타내는 회로도.2 is a circuit diagram showing the detailed configuration of a random data generator according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 잡음 발생기 회로 2 : 랜덤 비트 발생기 회로1: noise generator circuit 2: random bit generator circuit

3 : S/P 변환기 회로 4 : 클럭 발생기 회로3: S / P converter circuit 4: clock generator circuit

U1 : 캐패시터 U2 : 역방향 제너 다이오드U1: Capacitor U2: Reverse Zener Diode

U3 : 트랜지스터(PNP) U4 : 저항U3: Transistor (PNP) U4: Resistance

U5 : 가변 저항 U6,U12 : 슈미트 트리거 인버터U5: Variable resistor U6, U12: Schmitt trigger inverter

U7 : D플립플롭 9,U10,U11 : 2입력 배타적 DR 게이트U7: D flip-flop 9, U10, U11: 2-input exclusive DR gate

U13 : 직렬입렬 병렬출렬 쉬프트 레지스터U13: Serial Alignment Parallel Alignment Shift Register

본 발명은 역방향 재너다이오드를 이용하여 자동으로 랜덤한 데이타를 생성하는 랜덤 데이타 발생기에 관한 것이다.The present invention is directed to a random data generator that automatically generates random data using a reverse zener diode.

기존의 랜덤 데이타의 발생은 캐패시터와 저항을 이용하여 발생시켰다. 이러한 방법은 캐패시터와 저항의 일정한 충방전을 이용하기 때문에 고정된 랜덤 특성을 갖는다. 또한 정해진 캐패시터와 저항을 사용하기 때문에 랜덤 데이타를 제한적인 응용 분야에만 적용 가능했다. 이에 따라 완전히 랜덤한 데이타를 필요로 하는 응용분야에서는 적용에 한계를 가질수 밖에 없는 문제점이 있다.The existing random data was generated by using a capacitor and a resistor. This method has a fixed random characteristic because it uses a constant charge and discharge of the capacitor and the resistance. In addition, the use of fixed capacitors and resistors allowed random data to be used in limited applications. Accordingly, there is a problem in that there is a limit to the application in applications requiring completely random data.

따라서, 상기 종래기술의 문제점을 해결하기 위하여 안출된 본 발명은, 자동으로 완전히 랜덤한 데이타를 발생하고 랜덤의 정도를 조절할 수 있는 랜덤 데이타 발생기를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a random data generator capable of automatically generating completely random data and adjusting the degree of randomness.

상기 목적을 달성하기 위하여 본 발명은, 가변 저항기를 통해 입력된 전원을 역방향 재너다이오드에 입력하여 발생하는 잡음에 따라 출력을 랜덤한 논리 "1"로 유지시키는 잡음 발생 수단과, 시스템에서 사용하는 클럭을 발생시키는 클럭 발생 수단과, 상기 잡음 발생 수단에서 발생된 잡음과 상기 클럭 발생수단으로부터 발생된 클럭의 순간적인 변화 및 불안정에 의한 출력값의 불균형을 보상하여 랜덤한 비트 스트림을 출력하는 랜덤 비트 발생 수단과, 상기 잡음 발생수단에서 발생한 잡음을 반전시켜서 클럭으로 사용하고, 상기 랜덤 비트 발생 수단을 통해 출력된 랜덤 비트 스트림을 입력으로 받아 병렬 데이타로 받아 병렬 데이타로 변환하여 출력하는 직렬/병렬(S/P) 변환 수단을 구비한다.In order to achieve the above object, the present invention provides a noise generation means for maintaining an output at a random logic "1" according to noise generated by inputting a power source input through a variable resistor to a reverse zener diode, and a clock used in a system. A random bit generating means for outputting a random bit stream by compensating for an imbalance between an output value caused by the instantaneous change and instability of the clock generated by the noise generating means and the clock generated by the clock generating means. And inverting the noise generated by the noise generating means as a clock, and receiving a random bit stream output through the random bit generating means as an input, converting the parallel data into parallel data, and outputting the parallel data (S / P) A conversion means is provided.

이하 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명에 의한 랜덤 데이타 발생기의 블럭도로서, 도면에서 1은 역방향 제너 다이오드를 이용한 잡음 발생회로, 2는 랜덤 비트 발생 회로, 3은 직렬/병렬 변화회로, 4는 시스템에서 사용하는 클럭을 발생시키는 클럭 발생회로를 각각 나타낸다.1 is a block diagram of a random data generator according to the present invention, in which 1 is a noise generation circuit using a reverse zener diode, 2 is a random bit generator circuit, 3 is a serial / parallel change circuit, and 4 is a clock used in a system. Each of the clock generation circuits for generating a?

잡음 발생 회로(1)는 가변 저항기를 통해 입력된 전원을 역방향 제너 다이오드에 입력하여 발생하는 잡음에 따라 출력을 랜덤한 논리 "0" 혹은 "1"로 유지시키는 기능을 수행한다.The noise generating circuit 1 performs a function of inputting a power input through the variable resistor to the reverse zener diode to maintain the output at random logic "0" or "1" according to the noise generated.

랜덤 비트 발생 회로(2)는 상기 잡음 발생 회로(1)에서 발생된 잡음과 후술한 클럭 발생회로(4)로 부터 발생된 클럭의 순간적인 변화 및 불안정에 의한 출력값의 불균형을 보상하여 랜덤한 비트 스트림을 출력한다.The random bit generator 2 compensates for the imbalance between the noise generated by the noise generator 1 and the output value due to the momentary change and instability of the clock generated by the clock generator 4 described later. Output the stream.

S/P 변환 회로(3)는 상기 잡음 발생회로(1)에서 발생한 잡음을 반전시켜서 클럭으로 사용하고, 상기 랜덤 비트 발생 회로(2)를 통해 출력된 랜덤 비트 스트림을 입력으로 받아 병렬 데이타로 변환하여 출력한다.The S / P conversion circuit 3 inverts the noise generated by the noise generation circuit 1 and uses it as a clock, and receives the random bit stream outputted through the random bit generation circuit 2 as an input and converts it into parallel data. To print.

클럭 발생 회로(4)는 시스템에서 사용하는 클럭을 발생시킨다.The clock generation circuit 4 generates a clock used in the system.

제2도는 본 발명에 의한 랜덤 데이타 발생기의 세부적이 구성을 나타내는 회로도로, U1은 캐패시터, U2는 역방향 제너 다이오드, U3은 트랜지스터(PNP), U4는 저항, U5는 가변 저항, U6과 U12는 슈미트 트리거 인버터, U7은 D플립플롭, U8,U9,U19,U11은 2입력 배타적 OR게이트, U13은 직렬입렬 병렬출렬 시프트 레지스터를 각각 나타낸다.2 is a circuit diagram showing the detailed configuration of a random data generator according to the present invention, where U1 is a capacitor, U2 is a reverse zener diode, U3 is a transistor (PNP), U4 is a resistor, U5 is a variable resistor, and U6 and U12 are Schmitt. The trigger inverter U7 denotes a D flip-flop, U8, U9, U19, and U11 denote two input exclusive OR gates, and U13 denotes a serial input parallel output shift register.

잡음 발생 회로(1)에 입력된 전원은 가변저항기(U5)를 통하여 부하저항(U4), 역방향 제너 다이오드(U2), 캐패시터(U1)에 각각 입력된다. 이때 역방향 제너 다이오드 전압 전류 특성 곡선에서 가변 저항기(U5)를 조정하여 역방향 제너 다이오드의 전압이 항복전압(Breakdown Voitage)이 되도록 한다. 역방향 제너 다이오드(U2)와 PNP 트랜지스터(U3)의 베이스를 연결하고, 부하 저항(U4)을 PNP 트랜지스터(U3)의 콜렉터에 연결하며, PNP xmfoswltmxj(U3)의 에미터는 접지 시킨다. 또한 캐패시터(U1)도 접지시킨다. 항복 전압 근처로 조정된 역방향 제너 다이오드(U2)는 전압이 계속하여 변동하게 되고 결국 PNP 트랜지스터(U3)의 베이스 전류를 높였다, 줄였다하게 한다.Power input to the noise generating circuit 1 is input to the load resistor U4, the reverse zener diode U2, and the capacitor U1 through the variable resistor U5, respectively. At this time, the variable resistor U5 is adjusted in the reverse zener diode voltage current characteristic curve so that the voltage of the reverse zener diode becomes breakdown voltage. The reverse zener diode U2 is connected to the base of the PNP transistor U3, the load resistor U4 is connected to the collector of the PNP transistor U3, and the emitter of PNP xmfoswltmxj U3 is grounded. It also grounds capacitor U1. The reverse zener diode U2 adjusted near the breakdown voltage causes the voltage to continuously fluctuate and eventually increase and decrease the base current of the PNP transistor U3.

따라서 PNP 트랜지스터(U3)의 콜렉터에 연결된 슈미트 트리거 인버터(U6)로 부하 저항(U4)에 걸리는 전압이 입력된다. 랜덤하게 계속 변하는 입력에 따라 슈미트 트리거 인버터(U6)는 이력현상을 나타내며 안정된 반전 출력인 랜덤한 잡음을 발생한다. 이 랜덤한 출력은 랜덤 비트 발생 회로(2)의 클럭 입력으로 사용된다.Therefore, the voltage applied to the load resistor U4 is input to the Schmitt trigger inverter U6 connected to the collector of the PNP transistor U3. According to the randomly changing input, the Schmitt trigger inverter U6 exhibits hysteresis and generates random noise which is a stable inverted output. This random output is used as the clock input of the random bit generation circuit 2.

랜덤 비트 발생 회로(2)는 상기 잡음 발생 회로(1)의 출력인 랜덤한 잡음을 D플립플롭(U7)의 클럭 단자(CP)에 연결하고, 클럭 발생기 회로(4)로 부터 발생된 클럭을 D플립플롭(U7)의 데이타 입력 단자(DO)에 연결하고 D플립플롭(U7)의 마스터 리세트 단자(_MR)에 전원(Vcc)을 연결하고, D플립플롭(U7)의 출력(QO)이 D플립플롭(U7) 입력 단자(D1)의 입력으로 연결되고, D플립플롭(U7) 출력(Q1)이 D플립플롭(U7) 입력단자(D2)에 입력으로 연결되고, D플립플롭(U7)의 출력(Q2)이 D플립플롭(U7) 입력 단자(D3)의 입력으로 연결되고, D 플립플롭(U7)의 출력(Q3)이 D플립플롭(U7) 입력 단자(D4)의 입력으로 연결되어 사용되며, D플립플롭(U7)의 출력(Q0)은 D플립플롭(U7)의 클럭 단자(CP)가 논리 "0"에서 "1"로 천이될때 클럭 발생 회로(4)로부터 발생된 클럭을 입력으로 사용하는 D플립플롭(U7)의 데이타 입력 단자(D0)의 값에 따라 결정된다. D플립플롭(U7)의 출력(Q0)과 D플립플롭(U7)의 출력(Q1)은 배타적 OR 게이트(U8)를 통해 출력되고, D플립플롭(U7)의 출력(Q2)과 D플립플롭(U7)의 출력(Q3)은 배타적 OR 게이트(U9)를 통해 출력된다. 또한 배타적 OR게이트(U10)은 배타적 OR게이트(U8)의 출력과 배타적 OR게이트(U9)의 출력을 입력으로 하여 처리한다. 배타적 OR게이트(U10)의 출력과 D플립플롭(U7)의 출력(Q4)은 배타적 OR게이트(U10)를 통해 처리한다. 위의 과정에서 랜덤 비트 발생 회로(2)의 최종 출력은 클럭 발생기 회로(4)로부터 발생된 클럭과 잡음 발생 회로(1)의 출력인 잡음을 D 플립플롭(U7)으로 클럭킹하여 배타적 OR게이트(U11)를 통해 랜덤한 비트 스트림을 발생한다.The random bit generation circuit 2 connects the random noise, which is the output of the noise generation circuit 1, to the clock terminal CP of the D flip-flop U7, and clocks generated from the clock generator circuit 4. Connect to the data input terminal DO of the D flip-flop U7, connect the power supply Vcc to the master reset terminal _MR of the D flip-flop U7, and output QO of the D flip-flop U7. The D flip-flop U7 is connected to the input of the input terminal D1, the D flip-flop U7 output Q1 is connected to the D flip-flop U7 input terminal D2, and the D flip-flop ( The output Q2 of U7 is connected to the input of the D flip-flop U7 input terminal D3, and the output Q3 of the D flip-flop U7 is the input of the D flip-flop U7 input terminal D4. The output Q0 of the D flip-flop U7 is generated from the clock generation circuit 4 when the clock terminal CP of the D flip-flop U7 transitions from logic "0" to "1". D flip-flop (U7) data using the clock as input It is determined according to the value of the output terminal (D0). The output Q0 of the D flip-flop U7 and the output Q1 of the D flip-flop U7 are output through the exclusive OR gate U8, and the output Q2 and the D flip-flop of the D flip-flop U7. The output Q3 of U7 is output through the exclusive OR gate U9. In addition, the exclusive OR gate U10 processes the output of the exclusive OR gate U8 and the output of the exclusive OR gate U9 as inputs. The output of the exclusive OR gate U10 and the output Q4 of the D flip-flop U7 are processed through the exclusive OR gate U10. In the above process, the final output of the random bit generation circuit 2 clocks the noise generated by the clock generator circuit 4 and the output of the noise generation circuit 1 with the D flip-flop U7 to generate an exclusive OR gate ( U11) generates a random bit stream.

S/P 변환 회로(3)는 잡음 발생 회로(1)의 출력인 랜덤한 잡음을 슈미트 트리거 인버터(U12)에 의하여 반전시킨 신호를 직렬입력 병렬출력 쉬프트 레제스터(U13)의 클럭 단자(CP)에 연결되고, 랜덤 비트 발생 회로(2)의 출력인 랜덤한 비트 스트림을 직력입력 병렬 출력 쉬프트 레제스터(U13)의 입력 단자(A,B)에 연결하고, 직렬입력 병렬출력 쉬프트 레제스터(U13)의 마스터 리세트 단자(_MR)에 전원(Vcc)를 연결하여 사용한다.The S / P conversion circuit 3 is a clock terminal CP of the serial input parallel output shift register U13 inverting a signal obtained by inverting random noise, which is the output of the noise generating circuit 1, by the Schmitt trigger inverter U12. Is connected to the input terminal (A, B) of the serial input parallel output shift register (U13), and the serial input parallel output shift register (U13). Connect the power supply (Vcc) to the master reset terminal (_MR) of.

상기와 같이 회로를 구성하여 직렬입력 병렬출력 쉬프트 레제스터(U13)의 최종 출력(Q0∼Q7)은 직렬입력 병렬출력 쉬프트 레제스터(U13)의 클럭 단자(CP)가 천이될때 직렬입력 병렬출력 쉬프트 레제스터(U13)의 입력 단자(A,B)에 연결된 직렬 랜덤 데이타를 병렬로 변환하여 병렬 랜덤 데이타를 출력 단자(D0∼D7)로 출력한다.By configuring the circuit as described above, the final outputs Q0 to Q7 of the serial input parallel output shift register U13 are serial input parallel output shift when the clock terminal CP of the serial input parallel output shift register U13 transitions. Serial random data connected to the input terminals A and B of the resistor U13 is converted in parallel to output parallel random data to the output terminals D0 to D7.

클럭 발생기(4)는 시스템에서 사용하는 클럭을 발생시키며, 이 클럭은 상기 잡음 발생 회로(1)의 출력보다 고주파인 클럭이다. 또한 이 클럭은 상기 잡음 발생 회로(1)의 출력과는 독립적이며, 이 고주파 클럭을 D플립플롭(U7)의 데이타 입력 단자(D0)로 입력 시킨다.The clock generator 4 generates a clock used in the system, which is a higher frequency clock than the output of the noise generating circuit 1. This clock is independent of the output of the noise generating circuit 1 and inputs this high frequency clock to the data input terminal D0 of the D flip-flop U7.

따라서, 상기와 같이 구성되어 동작하는 본 발명은, 병렬 또는 직렬의 완전히 랜덤한 데이타를 필요로 하는 다양한 응용분야에 적용 가능한 효과가 있다.Accordingly, the present invention constructed and operated as described above has an effect applicable to various applications requiring completely random data in parallel or series.

Claims

A noise generating circuit (1) that keeps the output at random logic "0" or "1" according to the noise generated by inputting the power input through the variable resistor to the reverse zener diode, and generates a clock used in the system. The random bit stream is compensated by compensating for the imbalance between the noise generated by the clock generator 4 and the noise generator 1 and the instantaneous change and instability of the clock generated by the clock generator 4. Inverts the random bit generating circuit 2 and the noise generated by the noise generating circuit 1 as a clock, and receives the random bit stream outputted through the random bit generating circuit 2 as an input in parallel data. And a serial / parallel (S / P) conversion circuit (3) for converting and outputting the data.

The noise generating circuit 1 of claim 1, further comprising: a variable resistor U5 for receiving input power, a zener diode U2 having a cathode end connected to an input power source through the variable resistor U5, A resistor U4 connected to an input power source through the variable resistor U5, a base end is connected to an end of an enwood of the zener diode U2, a resistor U4 is connected to a collector end, and an emitter end is grounded. And a Schmitt-trigger inverter (U6) connected to the collector stage of the transistor (U3) and outputting random logic data at the collector stage of the transistor (U3).

2. The flip-flop means according to claim 1, wherein the random bit generator (2) receives the output of the clock generator (4) as an initial data stage and the output of the noise generator (1) as a clock stage. U7), and exclusive wall OR processing means (U8 to U11) for outputting a random bit stream by performing an exclusive OR on the flip-flop means (U7).

2. The serial / parallel (S / P) conversion circuit 3 according to claim 1, comprising: a Schmitt trigger inverter U6 which receives an output of the noise generating circuit 1 as an input, and the random bit generating circuit 2; Connect a random bit stream, which is the output of the C, to the input terminals A and B, connect the power supply Vcc to the master reset terminal _MR, and connect the clock terminal to the output terminal of the Schmitt trigger inverter U12. And a serial input parallel output shift register (U13).