KR960003894Y1 - Nor gate structure - Google Patents

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KR960003894Y1
KR960003894Y1 KR2019900021178U KR900021178U KR960003894Y1 KR 960003894 Y1 KR960003894 Y1 KR 960003894Y1 KR 2019900021178 U KR2019900021178 U KR 2019900021178U KR 900021178 U KR900021178 U KR 900021178U KR 960003894 Y1 KR960003894 Y1 KR 960003894Y1
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강명수
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엘지반도체주식회사
문정환
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Abstract

내용 없음.No content.

Description

노아 게이트 구조Noah gate structure

제1도는 종래의 회로도.1 is a conventional circuit diagram.

제2도는 종래의 설계도.2 is a conventional design.

제3도는 본 고안의 회로도.3 is a circuit diagram of the present invention.

제4도는 본 고안의 설계도.4 is a design of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

P1-P4: 피 모스 트랜지스터 N1, N2: 엔 모스 트랜지스터P 1 -P 4 : PMOS transistor N 1 , N 2 : N-MOS transistor

본 고안은 기준셀(Standard Cell)의 노아 게이트 구조에 관한 것으로 특히 전체 기준셀의 높이에 전혀 영향을 주지 않으면서도 특성을 향상시키기에 적당하도록 한 것이다.The present invention relates to a noble gate structure of a standard cell, and is particularly suitable to improve the characteristics without affecting the height of the entire reference cell at all.

종래 기준셀에서 노아 게이트는 제1도에 도시된 바와 같이 피 모스 트랜지스터(P11)(P12)가 엔 모스 트랜지스터(N11)(N12)에 비해 속도가 1/3 밖에 되지않아 노아 게이트의 라이즈 타임(Rise time)과 폴타임(Fall Time)을 같게 하기 위하여는 피 모스 트랜지스터(P11)(N12)의 크기가 엔 모스 트랜지스터(N11)(N12)에 비해 3배나 커야하며 2-입력 노아게이트의 경우에는 6배나 커야한다.In the conventional reference cell, the NOA gate has a MOS gate PMOS transistor P 11 (P 12 ), which is only 1/3 the speed of the NMOS transistor N 11 (N 12 ), as shown in FIG. In order to equalize the rise time and fall time of the PMOS transistor P 11 (N 12 ), the size of the PMOS transistor P 11 (N 12 ) must be three times larger than that of the NMOS transistor (N 11 ) (N 12 ). It should be six times larger for a two-input noar gate.

즉, 종래에는 입력(A)(B)중 하나라도 ＂1＂이면 피 모스 트랜지스터(P11) 혹은 피 모스 트랜지스터(P12)가 오프되고 엔 모스 트랜지스터(N1)(N2)중 어느 하나가 온되어 출력(Z)의 콘덴서(C) 전하를 방전시킨다.That is, conventionally, if any one of the inputs (A) and (B) is " 1 ", the MOS transistor P 11 or the MOS transistor P 12 is turned off, and any one of the MOS transistors N 1 and N 2 is present. Is turned on to discharge the capacitor C charge of the output Z.

만일 입력(A)(B)이 동시에 ＂0＂이면 피 모스 트랜지스터(P11)(P12)가 동시에 온되어 콘덴서(C)를 충전시키며 이때의 충전시간은 피 모스트랜지스터(P11)(P12)의 크기에 거의 비례하게 된다.If the inputs (A) and (B) are simultaneously 0 ＂, the MOS transistors P 11 and P 12 are turned on at the same time to charge the capacitor C. At this time, the charging time is PMOS transistor P 11 . It is almost proportional to the size of 12 ).

그러나, 종래에는 라이즈 타임의 특성을 좋게하기 위하여는 피 모스 트랜지스터(P11)(P12)의 크기가 엔 모스 트랜지스터(N11)(N12)의 크기에 비해 6배나 커야하므로 결국 전체 기준셀 높이가 커지게 되는 결점이 있었다.However, in order to improve the characteristics of the rise time in the related art, the size of the MOS transistors P 11 and P 12 should be six times larger than that of the NMOS transistors N 11 and N 12 . There was a flaw in height.

본 고안은 이와 같은 종래의 결점을 감안하여 안출한 것으로 노아게이트의 셀높이를 줄여 전체 셀 높이에 영향을 주지 않으면서도 특성을 향상시키고자하는데 그 목적이 있다.The present invention has been made in view of the above-mentioned drawbacks and aims to improve the characteristics without affecting the overall cell height by reducing the cell height of the noah gate.

이와 같은 목적을 달성하기 위한 본 고안의 실시예를 첨부된 도면에 의하여 상술하면 다음과 같다.Embodiments of the present invention for achieving the above object by the accompanying drawings as follows.

먼저 제2도는 본 고안의 회로도로 입력(A)에 직렬 접속된 피 모스 트랜지스터(P1)(P2)와 엔 모스 트랜지스터(N1)를 접속하고 입력(B)에는 직렬 접속된 피 모스 트랜지스터(P2)(P4)와 엔 모스 트랜지스터(N2)를 접속하여 상기 피 모스 트랜지스터(P2)(P4)와 엔 모스 트랜지스터 (N1)(N2)의 접점에 출력단에 접속하여서 구성된 것이다.2 is a circuit diagram of the present invention, a MOS transistor P 1 (P 2 ) and an N MOS transistor N 1 connected in series to an input A are connected to an input B, and a MOS transistor connected in series. (P 2 ) (P 4 ) and MOS transistor (N 2 ) to connect the MOS transistor (P 2 ) (P 4 ) and MOS transistor (N 1 ) (N 2 ) It is composed.

제2도는 본 고안에 따른 설계도를 나타낸 것이다.Figure 2 shows a blueprint according to the present invention.

이와 같이 구성된 본 고안은 노아게이트의 입력(A)(B)중 하나의 입력이 ＂1＂이면 엔 모스 트랜지스터(N1)(N2)중 어느 하나가 온되고 피 모스 트랜지스터(P1)(P2)중 어느 하나가 오프되며 피 모스 트랜지스터(P3)(P4)중 어느 하나가 오프되어 전원(VDD)이 인가되지 않으므로 출력은 ＂0＂이 된다.According to the present invention configured as described above, when one of the inputs (A) and (B) of the NOA gate is ＂1 어느, one of the NMOS transistors N 1 and N 2 is turned on and the PMOS transistor P 1 ( Since any one of P 2 ) is turned off and any one of the MOS transistors P 3 (P 4 ) is turned off and the power supply V DD is not applied, the output becomes '0'.

만일 입력이 모두 ＂0＂이면 엔 모스 트랜지스터(N1)(N2)가 모두 오프되고 피 모스 트랜지스터(P1-P4)는 모두 온되어 출력은 ＂1＂이 된다.If the inputs are all 0 ', the NMOS transistors N 1 and N 2 are all turned off and the PMOS transistors P 1 -P 4 are all turned on, so that the output is'1'.

이때 라이즈 타임은 피 모스 트랜지스터(P1)(P2)의 경로와 피 모스 트랜지스터(P3)(P4)의 2가지 경로가 되어 그 만큼 줄어들게 된다.At this time, the rise time becomes two paths of the MOS transistor P 1 (P 2 ) and the MOS transistor P 3 (P 4 ), which is reduced by that amount.

따라서, 피 모스 트랜지스터(P1-P4)의 크기는 기존의 피 모스 트랜지스터에 비해 반이면 충분하게 되어 결국 노아게이트의 셀 높이를 줄일 수 있고 전체 셀 높이에 영향을 주지 않으면서도 소자의 특성을 향상시킬 수 있는 장점이 있다.Therefore, the size of the PMOS transistors (P 1 -P 4 ) is half that of the conventional PMOS transistors, so that the cell height of the NOA gate can be reduced and the characteristics of the device can be reduced without affecting the overall cell height. There is an advantage that can be improved.

Claims (1)

(정정) 제1, 제2피모스(P1, P2)와 제1엔모스(N1)가 정전압(VDD)과 접지단 사이에 직렬 연결되고, 제3, 제4피모스(P3, P4)와 제2엔모스(N2)가 정전압(VDD)과 접지단 사이에 직렬 연결되며, 상기 제1, 제3피모스(P1, P3) 및 제1 엔모스(N1)의 게이트에 공통으로 제1입력단(A)이 연결되고, 상기 제2, 제4피모스(P2, P4) 및 제2엔모스(N2)의 게이트에 공통으로 제2입력단(B)이 연결되며, 상기 제2피모스(P2)와 제1엔모스(N1)의 접속단 및 제4피모스(P4)와 제2엔모스(N2)의 접속단에 공통으로 출력단이 연결됨을 특징으로 하는 노아 게이트 구조.(Correct) The first and second PMOS P 1 and P 2 and the first NMOS N 1 are connected in series between the constant voltage V DD and the ground terminal, and the third and fourth PMOS P 3 , P 4 ) and the second NMOS N 2 are connected in series between the constant voltage V DD and the ground terminal, and the first and third PMOSs P 1 and P 3 and the first NMOS ( N1) of being the first input terminal (a) is connected in common to the gate, the second, the fourth PMOS (P 2, P 4) and the second input in common to the gate of the second NMOS (N 2) ( B) and is connected, in common to the connecting terminal of the second PMOS (P 2) and the connection end of the first NMOS (N 1) and a fourth PMOS (P 4) and a second NMOS (N 2) Noah gate structure characterized in that the output terminal is connected to.
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