KR960003101B1

KR960003101B1 - 왈시-하다마드 함수열 생성기

Info

Publication number: KR960003101B1
Application number: KR1019930025730A
Authority: KR
Inventors: 신동관; 박형숙
Original assignee: 재단법인 한국전자통신연구소; 양승택
Priority date: 1993-11-29
Filing date: 1993-11-29
Publication date: 1996-03-04
Also published as: KR950016051A

Abstract

내용 없음.

Description

왈시-하다마드 함수열 생성기

제1도는 종래의 왈시-하다마드 함수열 생성기 회로도.

제2도는 본 발명에 따른 왈시-하다마드 함수열 생성기의 일예시도.

제3도는 본 발명에 따른 왈시-하다마드 함수열 생성기의 다른 예시도.

* 도면의 주요부분에 대한 부호의 설명

2 : 2진 계수기 4 : 4진 계수기

11,21,211,31,311 : AND 게이트 군 13,23,33,231 : EOR 게이트 군

16 : 16진 계수기 24,34 : 2 : 1 다중화기

25,35 : 인버터 32 : 32진 계수기

60 : 6비트 데이타 래치기 64 : 64진 계수기.

본 발명은 확산대역 이동통신 시스템 등에서 신호간의 간섭 효과를 제거할 목적으로 사용되는 왈시-하다마드(Walsh-Hadamard) 함수열 생성기에 관한 것이다.

정해진 구간 동안 완전한 직교성을 갖는 직교 신호 집합은 디지틀 신호 변조 방식에 유용하게 사용될 수 있으며 특히 왈시-하다마드 함수열은 완전한 직교성을 보장하므로, 현재 부호 분할 다중 엑세스(Code Division Multiple Access, CDMA) 확산대역 이동통신 시스템의 순방향 링크(forward link)에서는 64개의 왈시-하다마드 함수열을 사용하여 64가입자를 분리할 목적으로 사용되고 있다. 또한 역방향 링크(reverse link)에서는 6개의 코드 심볼마다 64개의 왈시 칩(Walsh chip)을 갖는 직교 변조 신호로 사용되고 있다.

지금까지 알려진 왈시-하다마드 함수열을 생성하는 방식으로는 두가지가 있다. 첫번째 방식은 콸롬(Qualcomm)사의 이동통신 시스템 등에서 사용되고 있는 방식으로 왈시-하다마드 함수열을 하다마드 행렬식상에서 가로열(row index)과 세로열(column index)의 내적(scalar product)으로 간주하여 실현하는 방식이다. 두번째 방식은 JSLAI에 의해 제안된 방식으로 왈시-하다마드 함수열을 하다마드 행렬식상에서 가로열의 선형 변환으로 간주하여 이에 대응되는 생성 행렬식을 구하여 실현한 방식이다. 상기한 두 가지 방식은 하드웨어 구현시 똑같은 형태로 구현된다. 즉 가로열 계수기와 세로열 계수기 출력을 논리곱한 후 그 출력들이 배타적 논리합(EOR) 게이트들을 거쳐 최종 출력의 함수열이 왈시-하다마드 함수열이 된다. 이때 왈시-하다마드 함수열 생성기의 동작 속도는 가로열 및 세로열 계수기들의 지연시간 및 EOR 게이트들의 지연 시간에 의해 제한된다.

현재 콸콤사의 CDMA 이동통신 시스템 외에 또다른 확산대역 이동통신 방식으로 제시되고 있는 광대역(broadband) CDMA 시스템 및 이동통신 시스템이 진화된 형태의 개인 통신시스템망에서는 이동통신 채널의 특성에 적합한 다이버시티(diversity)를 적용하기 위해 더욱 큰 대역 확산이 필요하게 된다. 즉 더욱 높은 속도의 PN 코드 생성뿐만 아니라 고속의 왈시-하다마드 함수열의 생성이 요구된다.

이해를 돕기 위해 왈시-하다마드 함수열에 대해 간단히 설명하면 다음과 같다.

우선, 왈시-하다마드 함수열은 다음과 같이 정의된다.

W_j, j=0,1,…, N-1(여기서 N=2^k)

여기서, N은 왈시-하다마드 함수열의 차원(dimension)을 나타내며 정수 K에 대한 2의 멱승으로 표시된다. 그리고 각 왈시-하다마드 함수열 W_j에 대한 가로열 X_j를 2진법으로 표시하면 다음과 같다.

X_j=(X^k-1j, X^k-2j, --, X⁰j), j=0,1, ... , N-1

예를 들어 N=8일 때를 살펴보면 다음과 같다.

왈시-하다마드 함수열을 행렬식으로 표시하면 다음과 같다.

왈시-하다마드 행렬의 생성과정은 작은 차원의 왈시-하다마드 행렬식으로부터 반복적인 과정을 거쳐 H_N을 생성할 수 있다. 즉 예를들어 H₈는 다음과 같이 생성할 수 있다.

따라서 H₆₄의 경우도 마찬가지 위의 방법을 반복하여 생성할 수 있으며, 위의 생성과정을 잘 살펴보면 행렬식내의 각 요소는 다음과 같이 내적으로 표현할 수 있음을 알 수 있다.

여기서 X_i및 Y_j는 각각 가로열과 세로열의 이진법 표현에서의 각 요소(element)을 나타내며 또한 곱과 합은 모드(mod)2 연산을 나타낸다.

따라서 이 수식을 논리곱 게이트와 EOR 게이트로 구현하면 첨부된 도면 제1도에 도시된 회로와 같고, 이를 참조하여 종래 기술을 개략적으로 설명하면 다음과 같다.

제1도의 회로로 구현되는 상기 언급된 방식을 CDMA 이동통신 시스템의 순방향 링크 및 역방향 링크에서 사용할 경우, 먼저 순방향 링크에서는 6비트 데이타 래치기(60)는 가입자 고유번호를 유지하게 하고, 64진 계수기(64)는 함수열 발생에 필요한 수열을 계수하도록 하면 계수기(64)가 작동함에 따라 6비트 데이타 래치기(60)의 최상위 비트(most significant bit, MSB)와 계수기(64)의 최상위 비트가 AND 게이트군(11) 내의 한개 AND 게이트의 입력이 된다. 이 과정이 차례로 최하위 비트(least significant bit, LSB)까지 AND 게이트군(11)를 거쳐 진행되고 다음으로 EOR 게이트군(13)에 적절하게 입력되어 EOR 게이트군(13)의 출력이 필요한 왈시-하다마드 함수열을 생성하게 된다. 역방향 링크에서는 6비트 데이타 래치기(60)는 6심볼마다 래치하도록 하고, 6진 계수기(64)는 함수열 발생에 필요한 수열을 계수하도록 하면 계수기(64)가 작동함에 따라 필요한 왈시-하다마드 함수열을 생성하게 된다.

그러나 상기 종래 기술은 가로열 및 세로열 계수기들의 지연시간 및 EOR 게이트들의 지연 시간으로 인해 왈시-하다마드 함수열 생성기의 동작속도가 제한되는 문제점이 따랐다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 고속 왈시-하다마드 함수열 생성기를 제공함을 그 목적으로 한다.

상기 목적을 달성하기 위하여 본 발명은 가로열 계수기와 세로열 계수기 출력을 논리곱한 후 그 출력들이 배타적 논리합수단을 거치게 함으로써 최종 출력의 함수열이 왈시-하다마드 함수열이 되게 하는 N차원 왈시-하다마드 함수열 생성기에 있어서, 상기 계수기는 N/M차 계수기 ; M차 계수기 ; 및 상기 N/M차 계수기측과 M차 계수기측의 최종 출력을 다중화하는 다중화수단을 구비하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상술한다.

우선, 상기한 내적식에서 64진 계수기의 최하위 비트 즉 가장 빠른 속도로 동작하는 두 비트를 분리하면 다음과 같이 된다.

위 식을 이용하여 왈시-하다마드 함수열을 구현한 일예를 제2도에서 도시하였다.

1 mm

도면에 도시된 바와 같이 단지 ∑X_iY_j을 실현하는 4진 계수

m=0

5

기(4)만이 고속으로 동작하고 ∑X_iY_j을 실현하는 16진 계수

m=2

기(16)는 4분주된 저속으로 동작하므로 고속동작이 가능한 장점이 있다.

16진 계수기(16)는 함수열 발생에 필요한 수열을 계수하도록 하고 상기 계수기(16)가 작동함에 따라 6비트 데이타 래치기(60)의 최상위 비트와 계수기(16)의 최상위 비트가 AND 게이트군(21)내의 한개 AND 게이트의 입력이 된다. 이 과정이 차례로 6비트 데이타 레치기(60)의 최상위 비트로부터 네번째 비트까지 AND 게이트군(21)를 거쳐 진행되고 다음으로 EOR 게이트군(23)에 적절하게 입력되어 EOR 게이트군(23)의 출력은 2 : 1 다중화기(24)의 한 입력단에는 그대로 인가되고 나머지 한 입력단에는 인버터(25)를 거쳐 인가된다. 그리고 6비트 데이타 래치기(60)의 최상위 비트로부터 다섯번째 비트와 4진 계수기(4)의 최상위 비트가 AND 게이트군(211)내의 한개 AND 게이트의 입력이 되고 이 과정이 계속되어 마지막 최하위 비트도 AND 게이트군(211)를 거쳐 입력된다. 이 출력은 EOR 게이트군(23)을 거쳐 2 : 1 다중화기(24)의 주소 선택 입력단에 인가하여 2 : 1 다중화기(24)의 입력을 제어하면 원하는 왈시-하다마드 함수열을 얻을 수 있다.

제3도는 본 발명의 다른 실시예로, 2진 계수기(2)와 32진 계수기(32)로 나누어 작동시키고 있다. 32진 계수기(32)는 함수열 발생에 필요한 수열을 계수하도록 하고 이 계수기(32)이 작동함에 따라 6비트 데이타 래치기(60)의 최상위 비트와 계수기(32)의 최상위 비트가 AND 게이트군(31)내의 한개 AND 게이트의 입력이 된다. 이 과정이 차례로 6비트 데이타 래치기(60)의 최상위 비트로부터 다섯번째 비트까지 AND 게이트군(31)를 거쳐 진행되고 다음으로 EOR 게이트군(33)에 적절하게 입력되어 EOR 게이트군(33)의 출력은 2 : 1 다중화기(34)의 한 입력단에는 그대로 연결되고 나머지 한 입력단에는 인버터(35)를 거쳐 인가된다. 그리고 6비트 데이타 래치기(60)의 최하위 비트와 2진 계수기(2)의 한 비트가 AND 게이트군(311)를 거쳐 2 : 1 다중화기(34)의 주소선택 입력단에 인가하여 2 : 1 다중화기(24)의 입력을 제어하면 원하는 왈시-하다마드 함수열을 얻을 수 있다. 이 구성은 다음식과 같이 2진 계수기(2)와 32진 계수기(32)로 나누어 작동시키고 있다.

00

단지 X_iY_j을 실현하는 2진 계수기(2)만이 고속으로 동작하

5mm

고 ∑X_iY_j을 실현하는 32진 계수기(32)는 2분주된 저속으

m=1

로 동작하므로 고속동작이 가능한 장점이 있다.

따라서, 상기한 바와 같이 구성되는 본 발명은 순방향 링크 및 역방향 링크에 사용되는 왈시-하다마드 함수열을 고속으로 생성하는 효과가 있다.

Claims

가로열 계수기와 세로열 계수기 출력을 논리곱한 후 그 출력들이 배타적 논리합수단을 거치게 함으로써 최종 출력의 함수열이 왈시-하다마드 함수열이 되게 하는 N차원 왈시-하다마드 함수열 생성기에 있어서, 상기 계수기는 N/M차 계수기 ; M차 계수기 ; 및 상기 N/M차 계수기측과 M차 계수기측의 최종 출력을 다중화하는 다중화수단을 구비하여 이루어지는 것을 특징으로 하는 왈시-하다마드 함수열 생성기.