KR960003005B1 - Process for producing memory cell having stacked capacitor - Google Patents
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Abstract
Description
제1도는 본 발명에 따른 반도체 기억장치 제조 공정도.1 is a manufacturing process diagram of a semiconductor memory device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 반도체기판 2 : 소자분리절연막1: semiconductor substrate 2: device isolation insulating film
3 : 게이트산화막 4 : 게이트전극3: gate oxide film 4: gate electrode
5,8,13,15,15',17,19,19' : 절연막 6 : 소오스전극5,8,13,15,15 ', 17,19,19' Insulation film 6: Source electrode
6' : 드레인전극 7 : 절연막 스페이서6 ': drain electrode 7: insulating film spacer
9,14,18 : 감광막 10,20 : 전하보존전극9,14,18 photosensitive film 10,20 charge preserving electrode
11,21 : 유전막 12,22 : 플레이트전극11,21 dielectric film 12,22 plate electrode
15' : 잔류된 절연막 16 : 비트선15 ': residual insulating film 16: bit line
본 발명은 캐피시터가 비트선 상, 하부에 형성된 2중 적층 캐패시터 구조를 갖는 반도체 기억장치의 제조 방법에 관한 것으로, 특히 비트선 콘택 형성시 비트선 하부에 형성된 플레이트전극을 식각장애물질로 사용하여 자기정렬형 콘택을 형성하는 반도체 기억장치의 적층 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device having a double stacked capacitor structure in which capacitors are formed on and below bit lines. A method of manufacturing a stacked capacitor of a semiconductor memory device for forming an ordered contact.
일반적으로 반도체 기억장치는 집적도의 증가에 따라 단위셀이 구성되는 면적이 감소되므로 정보의 내용을 저장하는 캐패시터 용량 측면에서 한계에 도달하므로 평면 캐패시터 구조에서 트랜치형 또는 적층형 구조로 개발되어 왔다.In general, the semiconductor memory device has been developed as a trench type or stacked structure in a planar capacitor structure because the area in which the unit cell is formed decreases as the density increases, and thus the limit is reached in terms of the capacitor capacity for storing information.
그러나 적층형 캐패시터 구조의 경우, 계속적인 집적도 증가에 따라 단층의 적층 캐패시터 구조에서 그 한계점에 도달하는 문제점이 있었다.However, in the case of the stacked capacitor structure, there is a problem of reaching the limit point in the stacked capacitor structure of the single layer as the degree of integration increases continuously.
상기 문제점을 해결하기 위하여 본 발명은 집적도 증가에 따라 캐패시터 용량의 감소를 극복하기 위해 적층 캐패시터를 2중으로 형성함으로써 캐패시터 용량을 증대시키면서 동시에 전하보존전극과 비트선을 소오스전극 및 드레인전극에 접속시키기 위한 콘택을 자기 정렬형으로 형성함으로써 집적도를 증대시키는 반도체 기억장치의 적층 캐패시터 제조방법을 제공하는데 그 목적이 있다.In order to solve the above problems, the present invention provides a method for connecting the charge storage electrode and the bit line to the source electrode and the drain electrode while simultaneously increasing the capacitor capacity by forming a multilayer capacitor in order to overcome the decrease in the capacitor capacity as the density increases. SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a stacked capacitor of a semiconductor memory device which increases the degree of integration by forming a contact in a self-aligning type.
따라서 상기 목적을 달성하기 위하여 본 발명은 반도체기판, 소자분리절연막, 게이트산화막, 게이트전극, 소오스전극, 드레인전극을 갖는 MOSFET로 이루어지는 반도체 기억장치의 적층 캐패시터 제조방법에 있어서, 상기 게이트전극 상부에 층간절연을 위한 제1절연막이 형성되고, 게이트전극 측벽에 절연을 위한 절연막 스페이서가 형성된 구조 전체에 제2절연막을 전면에 증착하고 제1전하보존전극 콘택 마스크용 감광막을 형성하는 제1단계, 상기 제1단계후에 상기 소오스전극 상부의 제2절연막을 식각하여 소오스전극에 접속되는 제1전하보존전극을 형성한 다음에 상기 제1전하보존전극상에 제1캐패시터 유전막을 형성하고 제1플레이트전극을 전면에 걸쳐 증착한 후에 전체적으로 평판화용 제3절연막을 형성한 다음 비트선 콘택 마스크용 감광막을 형성하는 제2단계, 상기 제2단계후에 상기 비트선 콘택 마스크용 감광막을 이용하여 상기 제1플레이트전극을 식각장애물로 하여 상기 평탄화용 제3절연막을 식각하고, 계속하여 제1플로이트전극, 제2절연막을 차례로 식각한 후에 스페이서용 제2절연막을 증착하는 제3단계, 상기 제3단계후에 상기 스페이서용 제4절연막을 에치백하여 콘택측벽에 잔류된 스페이서용 절연막을 형성한 다음에 드레인전극에 접속되는 비트선을 형성한 다음 전체적으로 평탄화용 제5절연막을 증착하고 제2전하보존전극 콘택 마스크용 감광막을 형성하는 제4단계, 상기 제4단계후에 상기 제2전하보존전극 콘택 마스크용 감광막을 이용하여 상기 제1플레이트전극을 식각장애물로 하여 상기 평탄화된 제5절연막, 제3절연막, 제1전하보존전극, 제1유전체막을 차례로 식각한 다음에 스페이서용 제6절연막을 증착하는 제5단계, 및 상기 제5단계후에 상기 스페이서 형성용 제6절연막을 에치백하여 스페이서용 제6절연막을 형성하여 제2전하보존전극 콘택홀을 형성한 다음에 상기 제1전하보존전극에 접속되는 제2전하보존전극을 형성한 후 제2전하보존전극 상부에 캐패시터 제2유전체막을 형성하여 제2플레이트전극을 증착하는 제6단계로 구비하는 것을 특징으로 한다.Accordingly, in order to achieve the above object, the present invention provides a method of manufacturing a stacked capacitor of a semiconductor memory device comprising a semiconductor substrate, a device isolation insulating film, a gate oxide film, a gate electrode, a source electrode, and a drain electrode, wherein the interlayer is formed on the gate electrode. A first step of forming a photoresist film for the first charge preservation electrode contact mask and depositing a second insulating film on the entire surface of the structure in which a first insulating film for insulation is formed, and an insulating film spacer for insulation is formed on sidewalls of the gate electrode; After the first step, the second insulating layer on the source electrode is etched to form a first charge storage electrode connected to the source electrode, and then a first capacitor dielectric layer is formed on the first charge storage electrode, and the first plate electrode is formed on the entire surface of the first electrode. After the deposition over the substrate, the third insulating film for flattening is formed as a whole, and then the photoresist film for the bit line contact mask is formed. After the second step and after the second step, the planarizing third insulating layer is etched using the bit plate contact mask photoresist as the etch barrier, and then the first float electrode and the first After the third insulating film is sequentially etched, the second insulating film for the spacer is deposited, and after the third step, the fourth insulating film for the spacer is etched back to form a spacer insulating film remaining on the contact side wall. Forming a bit line to be connected and then depositing a fifth insulating film for planarization and a photoresist film for a second charge storage electrode contact mask; and after the fourth step, using the photoresist film for the second charge storage electrode contact mask. By etching the planarized fifth insulating layer, the third insulating layer, the first charge storage electrode, and the first dielectric layer in order using the first plate electrode as an etch obstacle. Depositing a sixth insulating layer for spacers by forming a sixth insulating layer for spacers by etching back the sixth insulating layer for spacer formation after the fifth step of depositing a sixth insulating layer for a phaser, and after the fifth step, And forming a second dielectric film on the second charge storage electrode and depositing a second plate electrode after forming the second charge storage electrode connected to the first charge storage electrode.
또한 본 발명은 반도체기판, 소자분리절연막, 게이트산화막, 게이트전극, 소오스전극, 드레인전극을 갖는 MOSFET로 이루어지는 반도체 기억장치의 적층 캐패시터 제조방법에 있어서, 상기 게이트전극 상부에 층간절연을 위한 제1절연막이 형성되고, 게이트전극 측벽에 절연을 위한 절연막 스페이서가 형성된 구조 전체에 제2절연막을 전면에 증착하고 제1전하보존전극 콘택 마스크용 감광막을 형성하는 제1단계, 상기 제1단계후에 상기 소오스전극 상부의 제2절연막을 식각하여 상기 소오스전극에 접속되는 제1전하보존전극을 형성한 다음에 상기 제1전하보존전극상에 제1캐패시터 유전막을 형성하고 제1플레이트전극을 전면에 걸쳐 증착한 후에 전체적으로 평판화용 제3절연막을 형성한 다음 비트선 콘택 마스크용 감광막을 형성하는 제2단계, 상기 제2단계후에 상기 비트선 콘택 마스크용 감광막을 이용하여 상기 제1플레이트전극(12)을 식각장애물로 하여 상기 평탄화용 제3절연막을 식각하고, 계속하여 제1플레이트전극, 제2절연막을 차례로 식각한 후에 노출된 제1플레이트전극의 일정두께를 산화시켜 비트선과의 절연이 이루는 제3단계, 상기 제3단계후에 드레인전극에 접속되는 비트선을 형성한 다음 전체적으로 평탄화용 제5절연막을 증착하고 제2전하보존전극 콘택 마스크용 감광막을 형성하는 제4단계, 상기 제4단계후에 상기 제2전하보존전극 콘택 마스크용 감광막을 이용하여 상기 제1플레이트전극을 식각장애물로 하여 상기 평탄화된 제5절연막, 제3절연막, 제1전하보존전극, 제1유전체막을 차례로 식각한 다음에 스페이서용 제6절연막을 증착하는 제5단계, 및 상기 제5단계후에 상기 스페이서 형성용 제6절연막을 에치백하여 스페이서용 제6절연막을 형성하여 제2전하보존전극 콘택홀을 형성한 다음에 상기 제1전하보존전극에 접속되는 제2전하보존전극을 형성한 후 제2전하보존전극 상부에 캐패시터 제2유전체막을 형성하여 제2플레이트전극을 증착하는 제6단계로 구비되는 것을 특징으로 한다.In addition, the present invention provides a method of manufacturing a stacked capacitor of a semiconductor memory device comprising a semiconductor substrate, a device isolation insulating film, a gate oxide film, a gate electrode, a source electrode, and a drain electrode, the first insulating film for interlayer insulation on the gate electrode. And a second insulating film deposited over the entire structure having the insulating film spacer for insulation on the sidewalls of the gate electrode and forming a photosensitive film for the first charge storage electrode contact mask, and after the first step, the source electrode. Etching the upper second insulating film to form a first charge storage electrode connected to the source electrode, and then forming a first capacitor dielectric film on the first charge storage electrode and depositing the first plate electrode over the entire surface A second step of forming a third insulating film for planarization as a whole, and then forming a photoresist film for a bit line contact mask; Subsequently, the planarization third insulating layer is etched using the bit line contact mask photoresist as the etch barrier, and then the first plate electrode and the second insulating layer are sequentially etched. A third step of insulating the bit line by oxidizing a predetermined thickness of the exposed first plate electrode, and forming a bit line connected to the drain electrode after the third step, depositing a fifth insulating film for planarization and a second charge A fourth insulating film and a third insulating film having a first plate electrode as an etch barrier by using the second charge preservation electrode contact mask photoresist after the fourth step of forming the photoresist film for the storage electrode contact mask, and after the fourth step Etching the insulating film, the first charge storage electrode, and the first dielectric film in order, and then depositing a sixth insulating film for a spacer; and after the fifth step, the spacer type By etching back the sixth insulating film, a sixth insulating film for spacers is formed to form a second charge storage electrode contact hole, and then a second charge storage electrode connected to the first charge storage electrode is formed. And a sixth step of depositing a second plate electrode by forming a capacitor second dielectric film on the electrode.
그리고 본 발명은 반도체기판, 소자분리절연막, 게이트산화막, 게이트전극, 소오스전극, 드레인전극을 갖는 MOSFET로 이루어지는 반도체 기억장치의 적층 캐패시터 제조방법에 있어서, 상기 게이트전극 상부에 층간절연을 위한 제1절연막이 형성되고, 게이트전극 측벽에 절연을 위한 절연막 스페이서가 형성된 구조 전체에 제2절연막을 전면에 증착하고 제1전하보존전극 콘택 마스크용 감광막을 형성하는 제1단계, 상기 제1단계후에 상기 소오스전극 상부의 제2절연막을 식각하여 상기 소오스전극에 접속되는 제1전하보존전극을 형성한 다음에 상기 제1전하보존전극 상에 제1캐패시터 유전막을 형성하고 제1플레이트전극을 전면에 걸쳐 증착한 후에 전체적으로 평판화용 제3절연막을 형성한 다음 비트선 콘택 마스크용 감광막을 형성하는 제2단계, 상기 제2단계후에 상기 비트선 콘택 마스크용 감광막을 이용하여 상기 제1플레이트전극을 식각장애물로 하여 상기 평탄화용 제3절연막을 식각하고, 계속하여 제1플레이트전극, 제2절연막을 차례로 식각한 후에 스페이서용 제2절연막을 형성하는 제3단계, 상기 제3단계후에 상기 스페이서용 제4절연막을 에치백하여 콘택측벽에 잔류된 스페이서용 절연막을 형성한 다음에 드레인전극에 접속되는 비트선을 형성한 다음 전체적으로 평탄화용 제5절연막을 증착하고 제2전하보존전극 콘택 마스크용 감광막을 형성하는 제4단계, 상기 제4단계후에 상기 제2전하보존전극 콘택 마스크용 감광막을 이용하여 상기 제1플레이트전극을 식각장애물로 하여 상기 평탄화된 제5절연막, 제3절연막, 제1전하보존전극, 제1유전체막을 차례로 식각하여 콘택홀을 형성한 다음에 이후에 형성될 제2전하보존전극과 제1플레이트전극의 절연을 위해 노출된 제1플레이트전극의 일정두께를 산화시키는 제5단계, 및 상기 제5단계후에 상기 콘택홀에 상기 제1전하보존전극에 접속되는 제2전하보존전극을 형성한 후 제2전하보존전극 상부에 캐패시터 제2유전체막을 형성하여 제2플레이트전극을 증착하는 제6단계로 구비되는 것을 특징으로 한다.The present invention provides a multilayer capacitor manufacturing method of a semiconductor memory device comprising a semiconductor substrate, a device isolation insulating film, a gate oxide film, a gate electrode, a source electrode, and a drain electrode, wherein the first insulating film for interlayer insulation is formed on the gate electrode. And a second insulating film deposited over the entire structure having the insulating film spacer for insulation on the sidewalls of the gate electrode and forming a photosensitive film for the first charge storage electrode contact mask, and after the first step, the source electrode. Etching the upper second insulating layer to form a first charge storage electrode connected to the source electrode, and then forming a first capacitor dielectric layer on the first charge storage electrode and depositing the first plate electrode over the entire surface A second step of forming a third insulating film for planarization as a whole, and then forming a photoresist film for a bit line contact mask; After the second step, the planarizing third insulating layer is etched using the bit line contact mask photoresist as the etch barrier, and then the first plate electrode and the second insulating layer are sequentially etched and then used for the spacer. After the third step of forming the second insulating film and the third insulating film after the third step, the spacer insulating film remaining on the contact side wall is formed by etching back the fourth insulating film for the spacer, and then forming a bit line connected to the drain electrode. Etching the first plate electrode by using a photoresist film for the second charge preservation electrode contact mask after the fourth step of depositing a planarization fifth insulating film and forming a photoresist film for the second charge preservation electrode contact mask. The planarized fifth insulating film, the third insulating film, the first charge storage electrode, and the first dielectric film are sequentially etched to form contact holes. A fifth step of oxidizing a predetermined thickness of the exposed first plate electrode to insulate the second charge storage electrode and the first plate electrode to be formed, and after the fifth step, connecting the first charge storage electrode to the contact hole. After the second charge storage electrode is formed to form a capacitor second dielectric film on the second charge storage electrode is characterized in that the sixth step of depositing a second plate electrode.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면, 도면에서 1은 반도체기판, 2는 소자분리절연막, 3은 게이트산화막, 4는 게이트전극, 5, 8, 13, 15, 15', 17, 19, 19'는절연막, 6은 소오스전극, 6'은 드레인전극, 7은 절연막 스페이서, 9, 14, 18은 감광막, 10,20은 전하보존전극, 11, 21은 유전막, 12, 22는 플레이트 전극, 16은 비트선전극을 각각 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, 1 is a semiconductor substrate, 2 is a device isolation insulating film, 3 is a gate oxide film, 4 is a gate electrode, 5, 8, 13, 15, and 15 ', 17, 19, 19' is an insulating film, 6 is a source electrode, 6 'is a drain electrode, 7 is an insulating film spacer, 9, 14, 18 is a photosensitive film, 10 and 20 is a charge storage electrode, 11 and 21 is a dielectric film, 12 And 22 denote plate electrodes, and 16 denote bit line electrodes.
먼저, 본 발명의 일실시예를 설명하는 제1a도는 반도체기판(1)에 소정의 간격으로 소자분리절연막(2), 게이트산화막(3), 게이트전극(4), 소오스전극(6), 드레인전극(6')을 갖는 MOSFET를 형성하되 상기 게이트전극(4) 상부에 층간절연을 위한 제1절연막(5)이 형성하고, 게이트전극(4) 측벽에 절연을 위한 절연막 스페이서(7)가 형성된 구조 전체에 제2절연막(8)을 전면에 증착하고 감광막을 도포하여 제1전하보존전극 콘택 마스크용 감광막(9)를 형성한 상태의 단면도로서 이때 상기 제1전하보존전극 콘택 마스크는 상기 소오스전극(6)에 이웃한 게이트전극(4)위의 일정부분까지 확장할 수 있다.First, FIG. 1A illustrates an embodiment of the present invention, in which a device isolation insulating film 2, a gate oxide film 3, a gate electrode 4, a source electrode 6, and a drain are disposed on a semiconductor substrate 1 at predetermined intervals. A MOSFET having an electrode 6 'is formed, and a first insulating film 5 for interlayer insulation is formed on the gate electrode 4, and an insulating film spacer 7 for insulation is formed on the sidewall of the gate electrode 4. A cross-sectional view of a state in which the second insulating film 8 is deposited on the entire surface of the structure and the photosensitive film is applied to form a photosensitive film 9 for the first charge storage electrode contact mask, wherein the first charge storage electrode contact mask is the source electrode. It can extend to a predetermined portion on the gate electrode 4 adjacent to (6).
제1b도는 상기 제1전하보존전극 마스크를 이용하여 소오스전극(6) 상부의 제2절연막(8)을 식각하여 상기 소오스전극(6)에 제1전하보존전극 콘택을 형성하고 상기 소오스전극(6)에 접속되는 제1전하보존전극(10)을 형성한 다음에 상기 제1전하보존전극(10) 상부에 제1캐패시터 유전체막(11)을 형성하고 제1플레이트전극(12)을 전면에 증착한 다음에 전체적으로 평판화용 제3절연막(13)을 형성하고 감광막을 도포하여 비트선 콘택 마스크용 감광막(14)를 형성한 단면도로서, 상기 제1플레이트전극(12)은 메모리 셀 영역에서 제1전하보존전극(10)을 완전히 덮을 뿐만 아니라 비트선 콘택이 형성될 드레인전극(6')부분까지 완전히 덮도록 한다. 또한 상기 제3절연막(13)은 충분히 평탄화되어 이후 형성되는 비트선을 패턴하기 위한 사진식각공정을 용이하게 하며, 상기 드레인전극(6')위에 형성된 비트선 콘택 마스크용 감광막(14)는 상기 드레인 전극(6')에 이웃한 게이트전극의 일정부분까지 확장될 수는 있으나 제1전하보존전극(10)과는 겹치지 않도록 한다.FIG. 1B illustrates a first charge preservation electrode contact on the source electrode 6 by etching the second insulating layer 8 on the source electrode 6 by using the first charge preservation electrode mask. After the first charge storage electrode 10 is connected to form a first capacitor dielectric film 11 formed on the first charge storage electrode 10, the first plate electrode 12 is deposited on the entire surface After that, the third insulating film 13 for flattening is formed and the photosensitive film is coated to form the photosensitive film 14 for the bit line contact mask, and the first plate electrode 12 is the first charge in the memory cell region. It not only completely covers the storage electrode 10 but also completely covers the drain electrode 6 'where the bit line contact is to be formed. In addition, the third insulating layer 13 is sufficiently flattened to facilitate a photolithography process for patterning bit lines to be formed thereafter, and the photoresist film 14 for bit line contact masks formed on the drain electrode 6 'is disposed at the drain. Although it may extend to a predetermined portion of the gate electrode adjacent to the electrode 6 ', it does not overlap with the first charge storage electrode 10.
제1c도는 비트선 콘택 마스크용 감광막(14)을 이용하여 상기 제1플레이트전극(12)을 식각장애물로 상기 평탄화된 제3절연막(13)을 식각한 상태의 단면도이다.FIG. 1C is a cross-sectional view of the flattened third insulating layer 13 being etched using the first plate electrode 12 as an etch barrier using the photosensitive film 14 for bit line contact mask.
제1d도는 상기 제3절연막(13) 식각후에 제2절연막(8)을 식각장애물로 하여 제1플레이트전극(12)을 식각하고, 하부의 제2절연막(8) 일부를 식각하여 드레인전극(6')에 비트선 콘택을 형성한 다음에 제1플레이트전극(12)과의 층간절연 목적의 스페이서용 제4절연막(15)을 증착한 상태의 단면도이다.In FIG. 1D, after the third insulating layer 13 is etched, the first plate electrode 12 is etched using the second insulating layer 8 as an etch barrier, and a portion of the lower second insulating layer 8 is etched to drain the drain electrode 6. A cross-sectional view of a state in which a bit line contact is formed at ') and then a fourth insulating film 15 for spacers for interlayer insulation with the first plate electrode 12 is deposited.
이때 상기 제1c도의 상기 제1플레이트전극(12)을 식각한 후 하부의 제2절연막(8)은 식각하지 않고 상기 스페이서용 제4절연막(15)을 증착한 다음에 상기 스페이서용 제4절연막(15)을 식각할 때 함께 식각함으로써 비트선 콘택영역에서 발생될 수 있는 식각에 의한 상기 드레인전극(6')의 손상을 최소화 할 수 있다.In this case, after the first plate electrode 12 of FIG. 1c is etched, the fourth insulating layer 15 for the spacer is deposited without etching the lower second insulating layer 8 and then the fourth insulating layer for the spacer ( By etching together 15), damage to the drain electrode 6 'due to etching that may occur in the bit line contact region can be minimized.
제1e도는 스페이서 형성용 제4절연막(15)을 에치백함으로써 비트선 콘택측벽에 잔류된 스페이서용 절연막(15')를 형성하여 비트선(16)과 제1플레이트전극(12)을 절연시키도록 한 후에 드레인전극(6')에 접속되는 비트선(16)을 형성한 다음 전체적으로 평탄화용 제5절연막(17)을 증착하고 상기 소오스전극(6)에 접속된 제1전하보존전극(10)위의 일정부분에 제2전하보존전극 콘택 마스크용 감광막(18)를 형성한 단면도로서, 상기 제5절연막(17)은 충분히 평탄화되어 이후 형성되는 제2전하보존전극(20) 및 제2플레이트전극(22)을 패턴닝하기 위한 사진식각공정을 용이하게 한다.In FIG. 1E, the spacer insulating film 15 ′ remaining on the bit line contact side wall is formed by etching back the spacer forming fourth insulating film 15 to insulate the bit line 16 from the first plate electrode 12. After that, a bit line 16 connected to the drain electrode 6 'is formed, and a fifth insulating film 17 for planarization is deposited as a whole, and then on the first charge storage electrode 10 connected to the source electrode 6. The second charge storage electrode contact mask photosensitive film 18 is formed in a predetermined portion of the cross-sectional view, wherein the fifth insulating film 17 is sufficiently flattened to form a second charge storage electrode 20 and a second plate electrode ( It facilitates the photolithography process for patterning 22).
그리고 상기 비트선 콘택측벽에 잔류된 스페이서용 절연막(15') 형성은 상기 제1e도에 도시된 제1차플레이트전극(12)과 비트선과의 절연목적으로 형성되는 잔류된 스페이서 제4절연막(15) 대신에 노출된 제1플레이트전극(12)의 일정두께를 산화시켜 비트선과의 절연막으로 사용할 수도 있다.The spacer insulating film 15 ′ formed on the sidewalls of the bit line contacts is formed of the remaining spacer fourth insulating film 15 formed for the purpose of insulating the first plate electrode 12 and the bit line shown in FIG. 1e. Alternatively, the predetermined thickness of the exposed first plate electrode 12 may be oxidized and used as an insulating film with a bit line.
제1f도는 제2전하보존전극 콘택 마스크용 감광막(18)를 이용하여 상기 감광막(18)을 이용하여 상기 제1플레이트전극(12)을 식각장벽층으로 하여 상기 평탄화된 제5절연막(17)과 제3절연막(13)을 완전히 식각한 후 상기 제1전하보존전극(10) 상부의 제1유전체막(11)을 식각장애물로 하여 제1플레이트전극(12)을 식각한 다음 이후 형성되는 제2전하보존전극(20)과 제1플레이트전극(12)과의 층간절연 목적의 스페이서용 제6절연막(19)을 형성한 상태의 단면도이다.FIG. 1F illustrates the planarized fifth insulating layer 17 and the planarized fifth insulating layer 17 using the photosensitive layer 18 for the second charge preservation electrode contact mask using the photosensitive layer 18 as the etch barrier layer. After the third insulating layer 13 is completely etched, the first plate electrode 12 is etched using the first dielectric layer 11 on the first charge storage electrode 10 as an etch barrier, and then a second second layer is formed. It is sectional drawing of the state in which the 6th insulating film 19 for spacers for interlayer insulation between the charge storage electrode 20 and the 1st plate electrode 12 was formed.
이때 제1플레이트전극(12)을 식각한 후 하부의 제1유전체막(11)은 식각하지 않고 상기 스페이서용 제6절연막(19)을 형성한 후 스페이서용 제6절연막(19)을 식각할 때 함께 식각할 수 있다.At this time, after etching the first plate electrode 12, the lower first dielectric layer 11 is not etched and the sixth insulating layer 19 for spacers is formed and then the sixth insulating layer 19 for spacers is etched. Can be etched together
제1g도는 전체적으로 스페이서 형성용 제6절연막(19)을 에치백함으로써 후에 형성될 제2전하보존전극(20)과 제1플레이트전극(12)과의 층간절연 목적의 스페이서용 제6절연막(19')를 형성하고 제2전하보존전극(20)과 제1전하보존전극(10)의 접속을 위한 콘택홀을 형성한다. 계속하여 제1전하보존전극(10)에 접속된 제2전하보존전극(20)을 형성하고 상기 제2전하보존전극(20) 상부에 캐패시터 제2유전체막(21)을 형성한 후에 제2플레이트전극(22)을 형성한 상태의 단면도로서, 제2전하보존전극(20)은 제1차 전하보존전극(10)을 통하여 전기적으로 소오스전극(6)에 접속되게 한다.FIG. 1G shows the sixth insulating film 19 'for spacers for interlayer insulation between the second charge storage electrode 20 and the first plate electrode 12, which will be formed later by etching back the sixth insulating film 19 for spacer formation as a whole. ) And a contact hole for connecting the second charge storage electrode 20 to the first charge storage electrode 10. Subsequently, after forming the second charge storage electrode 20 connected to the first charge storage electrode 10 and forming the capacitor second dielectric film 21 on the second charge storage electrode 20, the second plate As a cross-sectional view of the electrode 22 formed, the second charge storage electrode 20 is electrically connected to the source electrode 6 through the primary charge storage electrode 10.
그리고, 본 발명의 다른 실시예는 상기 제1c도의 비트선 콘택 마스크용 감광막(14)을 이용하여 상기 제1플레이트전극(12)을 식각장애물로 하여 상기 평탄화용 제3절연막(13)을 식각하고, 계속하여 제1플레이트전극(12), 제2절연막(8)을 차례로 식각한 후에 노출된 제1플레이트전극(12)의 일정두께를 산화시켜 비트선(16)과의 절연이 이루는 것으로 그외의 공정은 상기 본 발명의 일실시예와 동일하게 실시된다.Another embodiment of the present invention uses the bit line contact mask photosensitive film 14 of FIG. 1c to etch the planarization third insulating film 13 by using the first plate electrode 12 as an etch barrier. Subsequently, the first plate electrode 12 and the second insulating film 8 are sequentially etched, and then a predetermined thickness of the exposed first plate electrode 12 is oxidized to insulate the bit line 16. The process is carried out in the same manner as in the embodiment of the present invention.
끝으로, 본 발명의 또 다른 실시예는 상기 제1e도의 제2전하보존전극 콘택 마스크용 감광막(18)을 이용하여 상기 제1플레이트전극(12)과 제2전하보존전극(20)과의 절연목적으로 형성되는 잔류된 스페이서용 제6절연막(19')(제1g도참조) 대신에 노출된 제1플레이트전극(12)의 일정두께를 산화시켜 절연막으로 형성하는 것으로 상기 본 발명의 일실시예와 동일하게 수행된다.Finally, another embodiment of the present invention is insulated from the first plate electrode 12 and the second charge storage electrode 20 by using the photosensitive film 18 for the second charge storage electrode contact mask of FIG. Instead of the remaining sixth insulating film 19 'for the purpose of forming the spacer (see also 1g), a predetermined thickness of the exposed first plate electrode 12 is oxidized to form an insulating film. Is performed the same as
상기한 바와 같이 본 발명에 의해 2층 적층 캐패시터를 형성함으로써 캐패시터 용량을 증대시키면서 동시에 전하보존전극과 비트선을 소오스전극 및 드레인전극에 접촉시키기 위한 콘택을 자기정렬형으로 형성함으로써 집적도를 증대시킬 수 있는 효과가 있다.As described above, according to the present invention, by forming a two-layer stacked capacitor, the capacitor capacity can be increased, and at the same time, the degree of integration can be increased by forming a contact for contacting the charge storage electrode and the bit line with the source electrode and the drain electrode in a self-aligning type. It has an effect.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920018626A KR960003005B1 (en) | 1992-10-09 | 1992-10-09 | Process for producing memory cell having stacked capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920018626A KR960003005B1 (en) | 1992-10-09 | 1992-10-09 | Process for producing memory cell having stacked capacitor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940010326A KR940010326A (en) | 1994-05-26 |
| KR960003005B1 true KR960003005B1 (en) | 1996-03-02 |
Family
ID=19340939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920018626A KR960003005B1 (en) | 1992-10-09 | 1992-10-09 | Process for producing memory cell having stacked capacitor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960003005B1 (en) |
-
1992
- 1992-10-09 KR KR1019920018626A patent/KR960003005B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940010326A (en) | 1994-05-26 |
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