KR960002931B1 - Counter circuit - Google Patents

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KR960002931B1
KR960002931B1 KR1019930025530A KR930025530A KR960002931B1 KR 960002931 B1 KR960002931 B1 KR 960002931B1 KR 1019930025530 A KR1019930025530 A KR 1019930025530A KR 930025530 A KR930025530 A KR 930025530A KR 960002931 B1 KR960002931 B1 KR 960002931B1
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최창원
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금성일렉트론주식회사
문정환
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers

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Abstract

a mode control part mixing the output of former flip-flop and the output of present flip-flop logically according to the shift mode signal and shift mode toggle signal; a signal distribution part distributing the mode control signal; a signal operation part making output of operation signal and mode operation signal by mixing the output of signal distribution part and mode operation signal of former flip-flop logically.

Description

카운터 회로Counter circuit

제1도는 종래 카운터 회로도.1 is a conventional counter circuit diagram.

제2도는 제1항에 있어서, 플립플롭의 회로도.2 is a circuit diagram of a flip-flop.

제3도는 제2항에 있어서, 각 부의 파형도.3 is a waveform diagram of each part.

제4도는 본 발명 카운터 회로도.4 is a counter circuit diagram of the present invention.

제5도는 제4항에 있어서, 플립플롭의 회로도.5 is a circuit diagram of a flip-flop.

제6도 내지 제9도는 제5항에 있어서, 각 부의 파형도.6 to 9 is a waveform diagram of each part.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 모드 제어부 2 : 신호 분주부1: mode control unit 2: signal division unit

3 : 신호 연산부 AN1,AN2: 앤드게이트3: The signal operation unit AN 1, AN 2: AND gate

I1~I3,I11~I15: 인버 NA1,NA2: 낸드게이트I 1 ~ I 3 , I 11 ~ I 15 : Inverter NA 1 , NA 2 : NANDGATE

NR1,NR2,NR11~NR13: 노아게이트 OR1: 오아게이트NR 1 , NR 2 , NR 11 to NR 13 : Noah gate OR 1 : Oagate

T1~T4,T11~T13: 트랜스미션 게이트 TFF0~TFF7,FF0~FF7: 플립플롭T 1 to T 4 , T 11 to T 13 : Transmission gates TFF 0 to TFF 7 , FF 0 to FF 7 : Flip-flop

본 발명은 카운터 회로에 관한 것으로 특히, 테스트 시간을 줄이는데 적당하도록 한 카운터 회로에 관한 것이다.The present invention relates to a counter circuit, and more particularly to a counter circuit adapted to reduce the test time.

종래 카운터 회로는 제1도에 도시된 바와 같이. 티플립플롭(TFF0~TFF7)에 리세트 신호(RST)를 공통 접속하고, 클럭(CK) 및 반전 클럭(CKB)을 입력으로 하는 상기 티플립플릅(TFF0)의 출력(Q)이 티플립플롭(TFF1)의 입력이 되도록 상기 티플립플롭(TFF0~TFF7)을 순차적으로 직렬 접속하여 상기 티플립플롭(TFF7)의 출력(Q)이 최종 출력이 되도록 구성된다.The conventional counter circuit is shown in FIG. T flip-flop output of the common access the reset signal (RST) to (TFF 0 ~ TFF 7) and the clock (CK) and the inverted clock (CKB) to the T flip peulreup (TFF 0) to the input (Q) The tip flip-flops TFF 0 to TFF 7 are sequentially connected in series so that the tip flip-flops TFF 1 are input, and the output Q of the tip flip-flops TFF 7 is provided. This final output is configured.

상기 티플립플롭(TFF0~TFF7)은 제2도에 도시된 바와 같이, 클럭(CK)과 반전클럭(CKB)을 트랜스미션 게이트(T1,T4)의 비반전,반전 제어단자에 각기 공통 접속함과 아울러 트랜스미션 게이트(T2,T3)의 반전, 비반전 제어단자에 공통 접속하며, 리세트 신호(RST)가 일측 입력에 인가된 노아게이트(NR1)의 출력을 상기 트랜스미션 게이트(T3)의 입력에 접속함과 아울러 인버터(I1)를 통해 상기 트랜스미션 게이트(T2)의 입력에 접속하고 상기 트랜스미션 게이트(T1)(T2)의 출력을 상기 노아게이트(NR1)의 타측 입력에 공통접속하며, 리세트 신호(RST)가 일측 입력에 인가된 노아게이트(NR2)의 타측 단자에 상기 트랜스미션 게이트(T3)(T4)의 출력을 공통접속하여 그 노아게이트(NR1)의 출력을 비반전출력(Q)으로 함과 아울러 인버터(I2)를 통해 상기 트랜스미션 게이트(T4)의 입력에 접속하고, 상기 노아게이트(NR2)의 출력을 인버터(I3)를 통해 반전출력으로 함과 아울러 상기 트랜스미션 게이트(T1)의 입력에 접속하여 구성된다.As shown in FIG. 2, the tip flip-flops TFF 0 to TFF 7 respectively include a clock CK and an inverted clock CKB at the non-inverting and inverting control terminals of the transmission gates T 1 and T 4 . In addition to a common connection box, a common connection is made between the inversion and non-inversion control terminals of the transmission gates T 2 and T 3 , and the output of the noah gate NR 1 to which a reset signal RST is applied to one input is connected to the transmission gate. It is connected to the input of (T 3 ) and connected to the input of the transmission gate (T 2 ) through an inverter (I 1 ) and the output of the transmission gate (T 1 ) (T 2 ) to the noah gate (NR 1). Is commonly connected to the other input, and the output of the transmission gate T 3 (T 4 ) is commonly connected to the other terminal of the noah gate NR 2 to which the reset signal RST is applied to one input. non gate the output of the (NR 1) an inverted output (Q) as well as also the transmitters via an inverter (I 2) Connected to an input of the gate (T 4), and said NOR gate (NR 2) the inverted output to the output via an inverter (I 3) of the In addition, it is configured to be connected to the input of the transmission gate (T 1 ).

이와같은 종래회로의 동작 과정을 제3도의 파형도를 참조하여 설명하면 다음과 같다.The operation of the conventional circuit will now be described with reference to the waveform diagram of FIG. 3.

초기에 고전위인 리세트 신호(RST)에 의해 각 티플립플롭(TFF0~TFF7)은 입력에 상관없이 노아게이트(NR2)가 저전위 신호(Q)를 출력하고 이 저전위 신호(Q)가 인버터(I3)에서 반전되어 고전위 신호를 출력하게 된다.Each tee by the initial classical ranking of the reset signal (RST) to the flip-flop (TFF 0 ~ TFF 7) is a NOR gate (NR 2), regardless of the input and outputs a low potential signal (Q) is a low potential signal (Q ) Is inverted in the inverter (I 3 ) so that the high potential signal Will print

이후, 리세트 신호(RST)가 저전위가 되면 클럭(CK)이 입력됨에 따라 티플립플롭(TFF0~TFF7)는 순차적으로 2분주 동작을 하여 카운터로 동작하게 된다.Thereafter, when the reset signal RST becomes low potential, as the clock CK is input, the flip-flop TFF 0 to TFF 7 sequentially operates by dividing and operates as a counter.

이러한 동작을 티플립플롭(TFF0)에 대해 설명하면 다음과 같다.This operation will be described for the flip-flop TFF 0 as follows.

먼저, 리세트 신호(RST)가 저전위가 된 후 클럭(CK)이 고전위가 될 때 티플립플롭(TFF0)은 트랜스미션 게이트(T1)(T4)가 온되어 노아게이트(NR2)의 저전위 출력을 반전시킨 인버터(I3)(I2)의 고전위 출력이 상기 트랜스미션 게이트(T1)(T4)를 통해 노아게이트(NR1)(NR2)의 일측 입력에 인가되므로 상기 노아게이트(NR1)(NR2)는 각기 저전위를 출력하게 된다.First, when the clock signal CK becomes high potential after the reset signal RST becomes low potential, the tip flip-flop TFF 0 turns on the transmission gate T 1 (T 4 ) so that the noar gate NR 2. The high potential output of the inverter I 3 (I 2 ), which inverts the low potential output of the power supply), is applied to one input of the noah gate NR 1 (NR 2 ) through the transmission gate T 1 (T 4 ). Therefore, the noble gates NR 1 and NR 2 output low potentials, respectively.

따라서, 인버터(I3)가 노아게이트(NR2)의 저전위 출력을 고전위로 반전함에 의해 티플립플롭(TFF0)의 출력(Q)은 각기 저전위, 고전위로 출력하게 된다.Accordingly, the output Q of the flip-flop TFF 0 by the inverter I 3 inverting the low potential output of the noble gate NR 2 to high potential. Will output low and high potential, respectively.

이후, 입력 클럭(CK)이 저전위가 되면 트랜스미션 게이트(T2)(T3)가 온되어 노아게이트(NR1)의 저전위 출력은 상기 트랜스미션 게이트(T3)를 통해 노아게이트(NR2)에 입력됨과 동시에 인버터(I1)에서 고전위로 반전된 후 상기 트랜스미션 게이트(T2)를 통해 상기 노아게이트(NR1)에 입력되어진다.Then, the input clock (CK) is when the low-potential transmission gate (T 2) (T 3) is turned on the low-potential output of the NOR gate (NR 1) is a NOR gate (NR 2 through the transmission gate (T 3) ) And at the same time is inverted to a high potential in the inverter (I 1 ) and is input to the noah gate (NR 1 ) through the transmission gate (T 2 ).

이때, 고전위가 인가된 노아게이트(NR1)의 출력은 저전위로 유지되고 양측 입력에 저전위가 인가된 노아게이트(NR2)의 출력은 고전위로 변환되어진다.At this time, the output of the noah gate NR 1 to which the high potential is applied is maintained at the low potential, and the output of the noah gate NR 2 to which the low potential is applied to both inputs is converted to the high potential.

따라서, 인버터(I3)가 노아게이트(NR2)의 고전위 출력(Q)을 저전위로 반전함에 의해 티플립플롭(TFF0)의 출력(Q)은 고전위, 저전위로 출력하게 된다.Thus, the output of the inverter (I 3) the T flip-flop (TFF 0) By inverting the low-potential over the high-potential output (Q) of the NOR gate (NR 2) (Q) Will output at high potential and low potential.

이후, 클럭(CK)이 고전위가 되면 트랜스미션 게이트(T1)(T4)가 온되어 노아게이트(NR2)의 고전위 출력을 반전시킨 인버터(I3)(I2)의 저전위 출력이 상기 트랜스미션 게이트(T1)(T4)를 통해 노아게이트(NR1)(NR2)에 입력됨으로 상기 노아게이트(NR1)(NR2)는 각기 고전위를 출력하게 된다.Thereafter, when the clock CK becomes high potential, the low potential output of the inverter I 3 (I 2 ) in which the transmission gate T 1 (T 4 ) is turned on to invert the high potential output of the noah gate NR 2 . It said transmission gate (T 1) doemeuro input to the NOR gate (NR 1) (NR 2) through (T 4) wherein the NOR gate (NR 1) (NR 2) is output to each of the high potential.

따라서, 인버터(I3)가 노아게이트(NR2)의 고전위 출력(Q)을 저전위로 반전함에 의해 티플립플롭(TFF0)의 출력(Q)은 각기 고전위, 저전위를 유지하게 된다.Thus, the output of the inverter (I 3) the T flip-flop (TFF 0) By inverting the low-potential over the high-potential output (Q) of the NOR gate (NR 2) (Q) Maintain high and low potentials, respectively.

이후, 입력 클럭(CK)이 저전위가 되면 트랜스미션 게이트(T2)(T3)가 온되어 노아게이트(NR1)의 고전위 출력은 상기 트랜스미션 게이트(T3)를 통해 노아게이트(NR2)에 입력됨과 아울러 인버터(I1)에서 저전위로 반전된 후 상기 트랜스미션 게이트(T2)를 통해 상기 노아게이트(NR1)에 입력되어진다.Then, the input clock (CK) is when the low-potential transmission gate (T 2) (T 3) is turned on the high-potential output of the NOR gate (NR 1) is a NOR gate (NR 2 through the transmission gate (T 3) ) And is inverted to a low potential in the inverter (I 1 ) and then input to the noah gate (NR 1 ) through the transmission gate (T 2 ).

이때, 양측 입력에 저전위가 인가된 노아게이트(NR1)의 출력은 고전위를 유지하고 고전위가 인가된 노아게이트(NR2)의 출력(Q)은 저전위로 변환된다.At this time, the output of the noah gate NR 1 to which the low potential is applied to both inputs is maintained at the high potential, and the output Q of the noah gate NR 2 to which the high potential is applied is converted to the low potential.

따라서, 노아게이트(NR2)의 고전위 출력(Q)이 인버터(I3)에서 저전위로 반전됨에 의해 티플립플롭(TFF0)의 출력(Q)은 저전위, 고전위로 변환되어진다.Accordingly, the output Q of the tip flip-flop TFF 0 by inverting the high potential output Q of the noah gate NR 2 to low potential in the inverter I 3 . Is converted to low and high potentials.

즉, 티플립플롭(TFF0)은 리세트 신호(RST)가 저전위로 된 후 클럭(CK)이 입력됨에 따라 2분주된 신호(Q)를 출력하게 된다.That is, the tip flip-flop TFF 0 is divided into two signals Q as the clock CK is input after the reset signal RST becomes low potential. Will print

한편, 티플립플롭(TFF1~TFF7)은 티플립플롭(TFF0)과 동일한 동작을 수행하므로 상기 티플립플롭(TFF0)에 순차적으로 직렬 접속된 상기 티플립플롭(TFF1~TFF7)은 클럭(CK)이 입력됨에 따라 전단 티플립플롭의 출력을 입력으로 하여 2분주된 신호를 출력하게 된다.On the other hand, T flip-flop (TFF 1 ~ TFF 7) is a T flip-flop (TFF 0) and performs the same operation as the T flip-flop (TFF 0) of the T flip-flops sequentially connected in series with the (TFF 1 ~ TFF 7 As the clock CK is inputted,) outputs a two-divided signal using the output of the front tip flip-flop as an input.

따라서, 클럭(CK)이 입력됨에 따라 각 티플립플롭(TFF0~TFF7)의 출력(Q0~Q7)은 제3도에 도시된 바와 같이, 순차적으로 2분주되어 카운터 동작을 수행하게 된다.Accordingly, as the clock CK is input, the outputs Q 0 to Q 7 of each of the flip-flops TFF 0 to TFF 7 are sequentially divided into two, as shown in FIG. 3, to perform a counter operation. do.

그러나, 종래에는 칩에 내장된 카운터를 테스트할 때 플립플롭이 N개 접속되어 있다면 (2n)만큼의 클럭입력이 필요함으로 테스트에 소요되는 시간 및 원하는 카운트 값에 도달하는 시간이 오래 소요되는 문제점이 있었다.However, conventionally, if N flip-flops are connected when testing a counter embedded in a chip, a clock input of (2 n ) is required, so that the time required for the test and the time to reach the desired count value are long. There was this.

본 발명은 종래의 문제점을 개선하기 위하여 노말 동작시에는 클럭을 순차적으로 2분주하고 시프트 모드시 전단의 출력을 순차적으로 시프트시킴에 의해 칩에 내장된 카운터의 시험 시간을 감소시키도록 한 카운터 회로를 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The present invention provides a counter circuit designed to reduce the test time of the counter embedded in the chip by dividing the clock sequentially in normal operation and sequentially shifting the output of the front end in shift mode in order to solve the conventional problems. The invention is described in detail with reference to the accompanying drawings as follows.

본 발명에서는 8비트 카운터 회로를 예를 들어 설명하기로 한다.In the present invention, an 8-bit counter circuit will be described as an example.

제4도는 본 발명 카운터 회로의 블럭도로서 이에 도시한 바와 같이, 리세트 신호(RST), 클럭(CK), 반전클럭(CKB), 시프트모드 신호(SH) 및 시프트모드 반전신호(SHB)를 플립플롭(FF0~FF7)에 공통 접속하고 상기 각각의 플립플롭(FF0)의 출력(Qout0)(SHOB0)을 플립플롭(FF1)의 입력단(Qin1)(SHIB1)에 각기 접속되도록 하는 방식으로 상기 플립플롭(FF0~FF7)을 순차적으로 직렬 접속하여 상기 플립플롭(FF7)의 출력(Qout7)을 인버터(I15)를 통해 상기 플립플롭(FF0)의 입력단(Qin0)에 궤환시키도록 구성한다.4 is a block diagram of the counter circuit of the present invention, and as shown therein, the reset signal RST, the clock CK, the inversion clock CKB, the shift mode signal SH, and the shift mode inversion signal SHB are shown. commonly connected to a flip-flop (FF 0 ~ FF 7) and the input terminal (Qin 1) (SHIB 1) of the output (Qout 0) (SHOB 0) of each of said flip-flop (FF 0) flip-flop (FF 1) the flip-flop in such a manner that each connection (FF 0 ~ FF 7) output from the flip-flop (Qout 7) via an inverter (I 15) of said flip-flop (FF 7) and connected in series in order to (FF 0) It is configured to feedback to the input terminal (Qin 0 ) of.

상기 플립플릅(FF0)의 입력단(SHIB0)에는 시프트모드 반전신호(SHB)를 인가한다.The shift mode inversion signal SHB is applied to the input terminal SHIB 0 of the flip flip FF 0 .

상기 플립플롭(FF0~FF7)은 제5도에 도시한 바와 같이, 시프트모드 신호(SH) 및 시프트모드 반전신호(SHB)에 따라 입력 신호(Qin) 또는 출력 궤환 신호(Qout)를 선택하여 클럭(CK)(CKB)에 따라 논리 연산하는 모드 제어부(1)와, 클럭(CK)(CKB)에 따라 상기 모드 제어부(1)의 출력을 분주하여 분주 신호(Q)를 출력하는 신호 분주부(2)와, 이 신호 분주부(2)의 출력(Q)과 전단으로부터의 모드 연산 신호(SHIB)를 논리 조합하여 연산 신호(Qout)와 모드 연산 신호(SHOB)를 다음단의 플립플롭으로 입력시키는 신호 연산부(3)로 각기 구성한다.As shown in FIG. 5, the flip-flops FF 0 to FF 7 select an input signal Qin or an output feedback signal Qout according to the shift mode signal SH and the shift mode inversion signal SHB. The mode control unit 1 for logical operation according to the clock CK (CKB) and the output of the mode control unit 1 according to the clock CK (CKB). A logical combination of a signal divider 2 for outputting a signal, an output Q of the signal divider 2, and a mode calculation signal SHIB from the front end, to generate a calculation signal Qout and a mode calculation signal SHOB. Each is comprised by the signal calculation part 3 which inputs to the next flip-flop.

상기 모드 제어부(1)는 시프트모드 신호(SH)가 일측 입력에 접속된 앤드게이트(AN1)의 타측 입력에 입력신호(Qin)를 접속하고 출력신호(Qout)가 일측 입력에 접속된 앤드게이트(AN2)의 타측 입력에 시프트모드 반전신호(SHB)를 접속하여 상기 앤드게이트(AN1)(AN2)의 출력을 클럭(CK)과 반전 클럭(CKB)이 반전된 제어단자와 반전 제어단자에 각기 접속된 노아게이트(NR13)의 양측 입력에 접속하여 구성한다.The mode control unit 1 connects the input signal Qin to the other input of the AND gate AN 1 having the shift mode signal SH connected to one input, and the output gate Qout connected to the one input. (aN 2) by connecting a shift mode inversion signal (SHB) at the other input the aND gate (aN 1) (aN 2) outputting a clock (CK) and the inverted clock (CKB) are inverted control terminal and the inversion control of the It is configured by connecting to both inputs of the noble gate NR 13 connected to the terminal.

상기 신호 분주부(2)는 리세트 신호(RST)가 일측 입력에 접속된 노아게이트(NR11)(NR12)의 타측 입력에 인버터(I11)(I12)의 출력을 각기 접속하고 클럭(CK)과 반전 클럭(CKB)을 트랜스미션 게이트(T13)의 비반전 제어단자와 반전 제어단자에 접속함과 아울러 트랜스미션 게이트(T11)(T12)의 반전 제어단자와 비반전 제어단자에 각기 공통 접속하며 상기 노아게이트(NR11)의 출력을 상기 트랜스미션 게이트(T11)(T12)의 입력에 접속하여 그 트랜스미션 게이트(T11)의 출력과 상기 노아게이트(NR13)의 출력을 상기 인버터(I11)의 입력에 공통 접속하고 상기 노아게이트(NR12)의 출력을 상기 트랜스미션 게이트(T13)의 입력과 신호 연산부(3)의 낸드게이트(NA1) 및 오아게이트(OR1)의 일측 입력에 공통 접속하여 상기 트랜스미션 게이트(T12)(T13)의 출력을 상기 인버터(I12)의 입력에 공통 접속하며 상기 노아게이트(NR12)의 출력(Q)을 인버터 (I14)를 통해 반전출력이 되도록 구성한다.The signal divider 2 connects the outputs of the inverters I 11 and I 12 to the other inputs of the NOR gates NR 11 and NR 12 , each of which has a reset signal RST connected to one input thereof, and clocks them. (CK) and the inverted clock (CKB) are connected to the non-inverting control terminal and the inverting control terminal of the transmission gate (T 13 ), and to the inverting control terminal and the non-inverting control terminal of the transmission gate (T 11 ) (T 12 ). Each common connection is made, and the output of the noble gate NR 11 is connected to the input of the transmission gate T 11 (T 12 ) so that the output of the transmission gate T 11 and the output of the noble gate NR 13 are connected. A common connection is made to the input of the inverter I 11 , and the output of the noah gate NR 12 is connected to the input of the transmission gate T 13 and the NAND gate NA 1 and the ora gate OR 1 of the signal calculation unit 3. ) and commonly connected to one input of the output of the transmission gate (T 12) (T 13) Commonly connected to the input of butter (I 12), and said NOR gate (NR 12) the inverted output through an output inverter (I 14) to (Q) of It is configured to be.

상기 신호 연산부(3)는 신호 분주부(2)의 출력(Q)이 일측단자에 공통 접속된 낸드게이트(NA1)와 오아게이트(OR1)의 타측 단자에 모드 연산 입력신호(SHIB)를 공통 접속하고 상기 낸드게이트(NA1)와 오아게이트(OR1)의 출력을 낸드게이트(NA2)의 양측입력에 접속하여 상기 낸드게이트(NA2)의 출력(Qout)을 모드 제어부(1)에 궤환시킴과 아울러 다음단의 플립플롭으로 입력시키며 상기 낸드게이트(NA1)의 출력을 인버터(I13)에서 반전하여 모드 연산 신호(SHOB)로 출력하도록 구성한다.The signal operation unit 3 supplies a mode operation input signal SHIB to the other terminals of the NAND gate NA 1 and the OR gate OR 1 , in which the output Q of the signal division unit 2 is commonly connected to one terminal. a common connection, and the NAND gate (NA 1) and Iowa gate (OR 1) by connecting the output to either side input of the NAND gate (NA 2), the output (Qout) mode, the control unit 1 of the NAND gate (NA 2) of In addition to the feedback to the flip-flop of the next stage and the output of the NAND gate (NA 1 ) is configured to invert the output from the inverter (I 13 ) as a mode operation signal (SHOB).

이와같이 구성한 본 발명 카운터 회로의 동작 및 작용효과를 제6도 내지 제9도의 파형도를 참조하여 상세히 설명하면 다음과 같다.The operation and the effect of the counter circuit of the present invention configured as described above will be described in detail with reference to the waveform diagrams of FIGS. 6 to 9.

본 발명은 시프트모드 신호(SH)가 저전위인 경우 노말 카운터로 동작하고 그 시프트모드 신호(SHB)가 고전위인 경우 시프터로 동작하게 된다.The present invention operates as a normal counter when the shift mode signal SH has a low potential and operates as a shifter when the shift mode signal SHB has a high potential.

본 발명의 동작은 플립플롭(FF0)을 예를 들어 설명하기로 한다.The operation of the present invention will be described by taking a flip-flop (FF 0 ) as an example.

먼저, 시프트모드 신호(SH)가 저전위로서 노말 카운터로 동작하는 경우 초기에 리세트 신호(RST)가 고전위임을 각 플립플롭(FF0~FF7)은 신호 연산부(2)에서 노아게이트(NR12)가 저전위 출력(Q)을 유지하고 모드 연산부(3)에서 상기 저전위 출력(Q)이 인가된 낸드게이트(NA1)의 고전위 출력이 일측 입력에 인가된 낸드게이트(NA2)의 타측입력에 상기 저전위인 시프트모드 신호(SH)가 오아게이트(OR1)을 통해 인가되므로 고전위 신호(Qout)를 출력하게 되며 상기 낸드게이트(NA1)의 고전위 출력이 인버터(I13)에서 반전되어 고전위인 모드 연산 신호(SHOB)를 출력하게 된다.First, when the shift mode signal SH operates as a normal counter with a low potential, each of the flip-flops FF 0 to FF 7 indicates that the reset signal RST is high potential in the initial stage. NR 12 maintains the low potential output Q, and in the mode calculator 3, the high potential output of the NAND gate NA 1 to which the low potential output Q is applied is applied to one input of the NAND gate NA 2. The low potential shift mode signal (SH) is applied to the other input of the through OA gate OR 1 to output a high potential signal (Qout), and the high potential output of the NAND gate (NA 1 ) is an inverter (I). 13 , the inverted mode outputs a mode operation signal SHOB.

그리고, 시프트모드 신호(SH)가 저전위이고 시프트모드 반전신호(SHB)가 고전위이므로 모드 제어부(1)는 앤드게이트(AN1)가 동작하지 않아 전단 플립플롭으로부터의 입력신호(Qin)가 입력되지 않고 현단 플립플롭의 신호 연산부(3)의 출력(Qout)이 앤드게이트(AN2)로 궤환되어 노아게이트(NR13)에 입력된 후 그 노아게이트(NR13)의 출력이 신호 분주부(2)에 입력되어진다.Since the shift mode signal SH has a low potential and the shift mode inversion signal SHB has a high potential, the mode control unit 1 does not operate the AND gate AN 1 so that the input signal Qin from the front flip-flop does not operate. not input the output of the signal operation unit (3) of hyeondan flip-flop (Qout) the AND gate (aN 2) is fed back to NOR gate (NR 13) the after the output signal division part of the NOR gate (NR 13) input to the It is input in (2).

즉, 전단으로부터의 입력 신호(Qin)는 카운터 동작에 영향을 주지 않는다.In other words, the input signal Qin from the front end does not affect the counter operation.

이후, 리세트 신호(RST)가 저전위로 되어 노말 카운터 동작을 개시하면 플립플롭(FF0)에 클럭(CK)(CKB) 및 고전위인 시프트모드 반전신호(SHB)가 입력됨에 따라 모드 제어부(1)는 앤드게이트(AN2)가 상기 고전위인 시프트모드 반전신호(SHB)에 인에이블되어 리세트 상태에서의 고전위인 출력 궤환 신호(QoUt)를 노아게이트(NR13)에 입력시키며 그 노아게이트(NR13)는 클럭(CK)의 상승에지에서 상기 앤드게이트(AN2)의 고전위 출력을 반전시킨 저전위 신호를 신호 분주부(2)에 입력시키게 된다.Subsequently, when the reset signal RST becomes low potential and starts the normal counter operation, the mode control unit 1 receives the clock CK CKB and the high potential shift mode inversion signal SHB to the flip-flop FF 0 . The AND gate AN 2 is enabled to the shift mode inversion signal SHB having the high potential and inputs the output feedback signal QoUt having the high potential in the reset state to the NOR gate NR 13 . NR 13 inputs a low potential signal inverting the high potential output of the AND gate AN 2 to the signal divider 2 at the rising edge of the clock CK.

상기 신호 분주부(2)는 모드 제어부(1)의 저전위 출력을 인버터(I11)가 고전위로 반전하면 노아게이트(NR11)의 출력이 저전위가 되어 트랜스미션 게이트(T11)(T12)에 입력되지만 클럭(CK)가 상승에지를 유지하여 트랜스미션 게이트(T13)만이 동작하므로 노아게이트(NR12)의 저전위 출력(Q)이 상기 트랜스미션 게이트(T13)을 통해 인버터(I12)에 입력되어 고전위 신호로 반전되므로 상기 노아게이트(NR12)의 출력(Q)은 저전위 레벨을 유지하게 된다.When the inverter I 11 inverts the low potential output of the mode controller 1 to the high potential, the signal divider 2 becomes the output of the noah gate NR 11 to have a low potential, and thus the transmission gate T 11 (T 12 ). ), the transmission gate type, but the clock (CK) held for rising to (T 13), only the NOR gate (inverter via a low-potential output (Q) are the transmission gate (T 13) of NR 12) (I 12 operates Inverted to be a high potential signal, the output of the NOR gate (NR 12 ) (Q) maintains a low potential level.

이에 따라, 신호 연산부(3)는 신호 분주부(2)의 저전위 출력(Q)이 입력될 때 고전위인 시프트모드 반전신호(SHB)가 모드 연산 신호(SHIB)로 입력되어 있으므로 상기 저전위 신호(Q)를 인가받은 낸드게이트(NA1)의 출력이 고전위가 되고 상기 고전위인 모드 연산 신호(SHIB)를 인가받은 오아게이트(OR1)의 출력이 고전위가 되어 낸드게이트(NA2)가 상기 낸드게이트(NA1)와 오아게이트(OR1)의 고전위 출력을 입력으로 하여 저전위인 연산 신호(Qout)를 출력하게 되며 인버터(I13)가 상기 낸드게이트(NA1)의 고전위 출력을 반전하여 저전위인 모드 연산 신호(SHOB)를 출력하게 된다.Accordingly, the signal calculator 3 receives the high potential shift mode inversion signal SHB as the mode calculation signal SHIB when the low potential output Q of the signal divider 2 is input. The output of the NAND gate NA 1 receiving (Q) becomes a high potential and the output of the oragate OR 1 receiving the mode operation signal SHIB having the high potential becomes a high potential, and thus the NAND gate NA 2 . Inputs the high potential output of the NAND gate NA 1 and the OR gate OR 1 to output a low potential operation signal Qout, and the inverter I 13 outputs the high potential of the NAND gate NA 1 . The output is inverted to output the low potential mode operation signal SHOB.

그리고, 모드 제어부(1)는 신호 연산부(3)의 저전위인 모드 연산 신호(Qout)가 궤환되어 앤드게이트(AN2)의 출력이 저전위로 되고 상기 앤드게이트(AN2)의 출력이 노아게이트(NR13)에서 고전위로 반전되어 신호 분주부(2)에 입력되면 인버터(I11)가 저전위로 반전함에 의해 노아게이트(NR11)의 출력은 고전위로 변환된다.Then, the mode control unit (1) is a NOR gate the output of the signal operation unit (3) low potential ranking mode operation signal (Qout) is fed back the AND gate (AN 2), the output is the AND gate (AN 2) over the low potential of the ( When inverted to high potential at NR 13 and input to the signal divider 2, the output of the NOR gate NR 11 is converted to high potential by the inverter I 11 being inverted to a low potential.

즉, 플립플롭(FF0)은 리세트 신호(RST)가 저전위로 된 이후 클럭(CK)의 상승에지에서는 저전위, 고전위인 신호(Q)를 유지하게 되고 저전위인 모드 연산신호(SHOB)를 다음단 플립플릅(FF1)에 입력시키게 된다.That is, the flip-flop FF 0 is a low-potential, high-potential signal Q at the rising edge of the clock CK after the reset signal RST becomes low potential. Is maintained, and the mode operation signal SHOB of low potential is input to the next flip-flop FF 1 .

이후, 클럭(CK)이 하강 에지가 되면 신호 분주부(2)는 트랜스미션 게이트(T11)(T12)만이 동작하여 노아게이트(NR11)의 고전위 출력을 인버터(I11)(I12)에 입력시키고 상기 인버터(I11)의 저전위 출력이 인가된 상기 노아게이트(NR11)의 출력은 고전위를 유지하며 상기 인버터(I12)의 저전위 출력이 인가된 노아게이트(NR12)의 출력(Q)이 고전위로 되고 상기 노아게이트(NR12)의 고전위 출력(Q)이 인버터(I14)에서 반전되어 저전위 신호가 출력되어진다.Thereafter, when the clock CK reaches the falling edge, the signal divider 2 operates only the transmission gates T 11 and T 12 to output the high potential output of the noble gate NR 11 to the inverter I 11 (I 12 ). ) And the output of the noah gate NR 11 , to which the low potential output of the inverter I 11 is applied, maintains the high potential, and the noah gate NR 12 to which the low potential output of the inverter I 12 is applied. ) Output Q is at high potential and the high potential output Q of noah gate NR 12 is inverted at inverter I 14 to generate a low potential signal. Is output.

그리고, 신호 연산부(3)는 신호 분주부(2)의 고전위 출력(Q)이 입력될 때 고전위인 시프트모드 반전신호(SHB)가 모드 연산 신호(SHIB)로 입력되므로 상기 고전위 신호(Q)(SHB)를 인가받은 낸드게이트(NA1)의 출력이 저전위가 되어 낸드게이트(NA2)는 고전위 신호(Qout)를 모드 제어부(1)에 궤환시키고 인버터(I13)는 상기 낸드게이트(NA1)의 저전위 출력을 반전하여 고전위인 모드 연산 신호(SHOB)로 출력되어진다.When the high potential output Q of the signal dividing unit 2 is input, the signal operation unit 3 inputs the high mode shift mode inversion signal SHB as the mode operation signal SHIB, so that the high potential signal Q Output of the NAND gate NA 1 applied with (SHB) becomes a low potential, and the NAND gate NA 2 returns the high potential signal Qout to the mode control unit 1, and the inverter I 13 outputs the NAND. The low potential output of the gate NA 1 is inverted and output as a high mode operation signal SHOB.

이때, 클럭(CK)이 하강에지이므로 모드 제어부(1)는 노아게이트(NR13)가 동작하지 않는다.At this time, since the clock CK is a falling edge, the mode control unit 1 does not operate the noble gate NR 13 .

즉, 플립플롭(FF0)은 고전위, 저전위인 신호(Q)를 출력하고 동시에 고전위인 모드 연산 신호(SHOB)를 다음단 플립플롭(FF1)으로 입력시키게 된다.That is, the flip-flop FF 0 is a high-Q and low-potential signal Q. At the same time, the high potential mode operation signal SHOB is input to the next flip-flop FF 1 .

이후, 클럭(CK)이 상승에지가 되면 모드 제어부(1)는 신호 연산부(3)의 고전위 출력(Qout)을 궤환받아 앤드게이트(AN2)의 출력이 고전위가 되고 노아게이트(NR13)가 상기 앤드게이트(AN2)의 고전위 출력을 신호 분주부(2)에 입력시키게 된다.After that, when the clock CK reaches the rising edge, the mode control unit 1 receives the high potential output Qout of the signal operation unit 3 and the output of the AND gate AN 2 becomes the high potential and the noah gate NR 13. ) Inputs the high potential output of the AND gate (AN 2 ) to the signal divider (2).

상기 신호 분주부(2)의 클럭(CK)이 고전위이므로 트랜스미션 게이트(T11)(T12)는 동작하지 않고 트랜스미션 게이트(T13)만이 동작하므로 상기 트랜스미션 게이트(T13)를 통해 노아게이트(NR12)의 고전위 출력을 입력받은 인버터(I12)가 저전위로 반전함에 의해 상기 노아게이트(NR12)는 고전위 출력(Q)을 유지하게 된다.Because the clock (CK) of the signal division part (2) is a high potential because only the transmission gate (T 11) (T 12) is a transmission gate (T 13) without operating the operation NOR gate through said transmission gate (T 13) Since the inverter I 12 , which has received the high potential output of NR 12 , inverts to a low potential, the noble gate NR 12 maintains the high potential output Q.

따라서, 플립플롭(FF0)은 고전위, 저전위인 출력(Q)을 고전위, 저전위로 유지함과 동시에 모드 연산 신호(SHOB)를 고전위 상태로 유지하게 된다.Thus, the flip-flop FF 0 is a high potential, low potential output Q. Is maintained at high potential and low potential, and at the same time, the mode operation signal SHOB is maintained at a high potential state.

이후, 클럭(CK)이 하강하여 저전위로 되면 모드 제어부(1)는 동작하지 않고 신호 분주부(2)는 트랜스미션 게이트(T11)(T12)만이 동작하게 된다.Thereafter, when the clock CK falls to the low potential, the mode control unit 1 does not operate and the signal division unit 2 operates only the transmission gates T 11 and T 12 .

상기 신호 분주부(2)는 인버터(I11)가 트랜스미선 게이트(T11)를 통해 입력받은 노아게이트(NR11)의 고전위 출력을 저전위로 반전함에 의해 상기 노아게이트(NR11)는 고전위 출력을 유지하고 상기 노아게이트(NR11)의 고전위 출력을 트랜스미션 게이트(T12)를 통해 입력받은 인버터(I12)가 저전위로 반전함에 의해 노아게이트(NR12)의 출력(Q)은 고전위로 변환된다.The signal division part (2) is an inverter (I 11), trans miseon gate the NOR gate By reversing the high potential output from the NOR gate (NR 11) received through the (T 11) over the low potential (NR 11) is a classic By maintaining the above output and the inverter I 12 , which has received the high potential output of the noah gate NR 11 through the transmission gate T 12 , inverts to a low potential, the output Q of the noah gate NR 12 is Converted to high potential.

이에 따라, 노아게이트(NR12)의 고전위 출력(Q)이 인버터(I13)에서 저전위로 반전되어 플립플롭(FF0)은 출력 신호(Q)를 고전위, 저전위로 출력하게 된다. 그리구 신호 분주부(2)의 고전위 출력(Q)을 입력받은 신호 연산부(3)는 낸드게이트(NA1)가 저전위를 출력하므로 낸드게이트(NA2)는 고전위인 연산 신호(Qout)를 출력하고 인버터(I13)가 상기 낸드게이트(NA2)의 저전위 출력을 반전하여 고전위인 모드 연산 신호(SHOB)를 출력하게 된다.Accordingly, the high potential output Q of the noah gate NR 12 is inverted to a low potential in the inverter I 13 so that the flip-flop FF 0 is output signal Q. Will be output with high potential and low potential. Since the NAND gate NA 1 outputs the low potential, the NAND gate NA 2 outputs the high potential output signal Qout of the signal divider 2. The inverter I 13 inverts the low potential output of the NAND gate NA 2 to output a high mode operation signal SHOB.

따라서, 플립플롭(FF0)은 신호(Q)를 고전위, 저전위로 출력함과 동시에 모드 연산 신호(SHOB)를고전위로 출력하게 된다.Thus, the flip-flop FF 0 is the signal Q Output high potential and low potential and at the same time output mode operation signal SHOV at high potential.

즉, 플립플롭(FF0)은 노말 카운터로 동작할 때 신호 연산부(3)가 클럭(CK)의 한주기마다 연산 신호(Qout) 및 모드 연산 신호(SHOB)의 레벨을 반전시키고 신호 분주부(2)가 클럭(CK)에 따라 상기 연산 신호(Qout)를 2분주하게 된다.That is, when the flip-flop FF 0 operates as a normal counter, the signal calculator 3 inverts the level of the operation signal Qout and the mode operation signal SHOB every one period of the clock CK, and the signal division unit ( 2) divides the calculation signal Qout in two according to the clock CK.

한편, 플립플롭(FF0~FF7)은 플립플롭(FF0)과 동일한 동작을 수행하는데, 모드 연산 출력 신호(SHOB)가 모드 연산 입력 신호(SHOB)에 대해 2분주된 파형으로 출력하게 된다.On the other hand, the flip-flop (FF 0 ~ FF 7 ) performs the same operation as the flip-flop (FF 0 ), the mode operation output signal (SHOB) is output as a waveform divided by two for the mode operation input signal (SHOB) .

따라서, 제4도와 같이 직렬 접속된 플립플롭(FF0~FF7)은 클럭(CK)이 입력됨에 따라 제6도 내지 제9도에 도시된 바와 같이, 순차적으로 전단으로부터의 출력을 2분주한 파형을 출력하게 된다.Accordingly, the flip-flops FF 0 to FF 7 connected in series as shown in FIG. 4 sequentially divide the output from the previous stage by two divisions as shown in FIGS. 6 to 9 as the clock CK is input. Output the waveform.

그리고, 상기와 같은 노말 카운터 동작시는 플립플롭(FF7)의 최종 출력(Qout7)이 인버터(I15)를 통해 플립플롭(FF0)의 입력단(Qin0)으로 궤환되어도 무시되고 각 비트의 출력(Qout0~Qout6)이 플립플롭(FF1~FF7)에 각기 입력되어도 무시되므로 카운터의 계수값은 '1'에서 '256'까지 "1"비트씩 증가하게 된다.In the normal counter operation as described above, even if the final output Qout 7 of the flip-flop FF 7 is fed back to the input terminal Qin 0 of the flip-flop FF 0 through the inverter I 15 , each bit is ignored. Even if the outputs of Qout 0 to Qout 6 are inputted to the flip-flops FF 1 to FF 7 respectively, they are ignored. Therefore, the count value of the counter is increased by one bit from '1' to '256'.

또한, 시프트모드 신호(SH)가 고전위가 되어 시프트모드가 설정되면 각 플립플롭(FF0~FF7)에서 모드 제어부(1)는 앤드게이트(AN1)가 전단으로부터의 입력신호(Qin)를 노아게이트(NR13)을 통해 신호 분주부(2)에 입력시키고 신호 연산부(3)는 낸드게이트(NA2)의 출력 (Qout)이 상기 모드 제어부(1)에 궤환되지 않고 다음단 플립플롭으로 입력되어지므로 상기 각 플립플롭(FF0~FF7)은 클럭(CK)이 입력될 때마다 "1"비트씩 시프트시킨 데이타를 출력하게 된다.In addition, when the shift mode signal SH becomes a high potential and the shift mode is set, the mode control unit 1 of the flip-flops FF 0 to FF 7 has an input gate Qin from the front end of the AND gate AN 1 . Is inputted to the signal divider 2 through the noah gate NR 13 , and the signal calculator 3 outputs the next flip-flop without the output Qout of the NAND gate NA 2 being fed back to the mode controller 1. Each flip-flop FF 0 to FF 7 outputs data shifted by one bit every time the clock CK is input.

이러한 시프트 동작을 플립플롭(FF0)의 경우를 예를 들어 설명하기로 한다.Such a shift operation will be described using the flip-flop FF 0 as an example.

먼저, 플립플롭(FF0)의 입력단(Qin0)으로 최상위단의 플립플롭(FF7)의 출력(Qout7)이 인버터(I15)를 통해 궤환되면 모드 제어부(1)는 고전위인 시프트모드 신호(SH)가 일측입력에 인가된 앤드게이트(AN1)가 상기 신호(Qout7)를 노아게이트(NR13)로 입력시키고 이후, 클럭(CK)의 상승에지에서 상기 노아게이트(NR13)의 출력이 신호 분주부(2)에 입력되어진다.First, when the output Qout 7 of the uppermost flip-flop FF 7 is fed back through the inverter I 15 to the input terminal Qin 0 of the flip-flop FF 0 , the mode control unit 1 shifts to a high potential shift mode. The AND gate AN 1 , to which the signal SH is applied to one side input, inputs the signal Qout 7 to the NOR gate NR 13 , and thereafter, at the rising edge of the clock CK, the NOR gate NR 13 . Is output to the signal divider 2.

상기 신호 분주부(2)는 노아게이트(NR13)의 출력을 인버터 (I11)에서 반전시킴에 의해 클럭(CK)의 레벨이 고전위일때 노아게이트(NR11)의 출력이 트랜스미션 게이트(T11)(T12)를 각기 통해 인버터(I11)(I12)에 입력되고 클럭(CK)의 레벨이 저전위일 때 상기 인버터(I12)의 출력을 입력받은 노아게이트(NR12)의 출력(Q)이 신호 연산부(3)에 입력됨과 아울러 트랜스미션 게이트(T13)을 통해 상기 인버터(I12)에 입력되어진다.The signal divider 2 inverts the output of the noble gate NR 13 in the inverter I 11 so that the output of the noble gate NR 11 becomes the transmission gate T when the level of the clock CK is high. 11 ) of the noah gate NR 12 input to the inverter I 11 (I 12 ) through the T 12 , respectively, and the output of the inverter I 12 when the level of the clock CK is low potential. The output Q is input to the signal calculator 3 and to the inverter I 12 through the transmission gate T 13 .

즉, 상기 분주부(2)는 모드 제어부(1)의 출력을 입력으로 하여 클럭(CK)에 따라 카운터 모드시와 같은 동작을 수행하게 된다.That is, the divider 2 receives the output of the mode controller 1 as an input and performs the same operation as in the counter mode according to the clock CK.

상기 신호 연산부(3)는 저전위인 시프트모드 반전신호(SHB)가 모드 연산 입력 신호(SHIB)로 입력되어 낸드게이트(NA1)의 출력이 항상 고전위를 유지하므로 오아게이트(OR1)가 상기 모드 연산 신호(SHIB) 또는 신호 분주부(2)의 출력(Q)을 낸드게이트(NA3)에 입력시킴에 의해 연산 신호(Qout0)를 출력하고 인버터(I13)가 상기 낸드게이트(NA1)의 고전위 출력을 반전시킴에 의해 모드 연산 신호(SHOB)는 항상 저전위로 출력하게 된다.The signal operation unit (3) are low-potential great shift mode inversion signal (SHB), the mode is input to the operation input signal (SHIB), so the output of the NAND gate (NA 1) Always maintain the high potential Iowa gate (OR 1) that the mode operation signal (SHIB) or signal division part (2) output (Q) of the NAND gate (NA 3) wherein the NAND gate (NA output and the inverter (I 13), the operation signal (Qout 0) by Sikkim input to the By inverting the high potential output of 1 ), the mode operation signal SHOB is always output at a low potential.

한편, 제4도와 같이 직렬 접속된 플립플롭(FF1~FF7)은 플립플롭(FF0)과 동일한 동작을 수행하므로 클럭(CK)이 입력됨에 따라 제6도 내지 제8도와 같이 상기 플립플롭(FF0)의 출력을 순차적으로 시프트시키게 된다.On the other hand, since the flip-flops FF 1 to FF 7 connected in series as shown in FIG. 4 perform the same operation as the flip-flop FF 0 , the flip-flops as shown in FIGS. 6 to 8 as the clock CK is input. The output of (FF 0 ) is shifted sequentially.

즉, 시프트 모드에서는 최상위 비트 출력(Qout7)이 인버터(I15)를 통해 최하위 비트 입력(Qin0)으로 궤환되고 각 비트 출력(Qout0~Qout6)은 다음 비트 입력(QiN1~Qin7)으로 각기 입력되어 클럭(CK)의 입력에 따라 "1"비트씩 시프트시키게 된다.That is, in the shift mode, the most significant bit output (Qout 7 ) is fed back through the inverter (I 15 ) to the least significant bit input (Qin 0 ), and each bit output (Qout 0 ~ Qout 6 ) is the next bit input (QiN 1 ~ Qin 7). Are inputted to each other, and are shifted by " 1 " bits according to the input of the clock CK.

예를 들어, 카운터 값이 "0"일 때 '00→01→03→07→0F→1F→3F→7F→FF→FE→FC→F8→E0→C0→80→00'의 순으로 카운터 값이 변하게 됨으로 클럭(CK)이 8개만 입력되면 "0"부터 "FF"까지 시프트시킬 수 있고 이후, "FF"부터 "0"까지도 클럭(CK)이 8개이면 시프트시킬 수 있다.For example, when the counter value is "0", the counter value is in the order of '00 → 01 → 03 → 07 → 0F → 1F → 3F → 7F → FF → FE → FC → F8 → E0 → C0 → 80 → 00 '. This change allows shifting from " 0 " to " FF " when only eight clocks CK are input, and then shifting from " FF " to " 0 "

또한, 본 발명에서는 시프트 모드에서 노말 모드로 전환하면 그때부터는 제9도의 파형과 같은 노말 카운터 동작을 수행하여 카운터값을 "1"씩 증가시킴으로 임의의 특정값을 얻으려는 경우 시프트 모드와 노말 모드의 반복으로 손쉽게 얻을 수 있다.In addition, in the present invention, when switching from the shift mode to the normal mode, the counter value is increased by 1 by performing the normal counter operation as shown in the waveform of FIG. It can be easily obtained by repetition.

따라서, 본 발명은 n개의 플립플롭을 직렬 접속하였을 경우에도 n개의 클럭(CK)을 입력시켜 카운터의 모든 비트를 점검하는 것이 가능하다.Therefore, in the present invention, even when n flip-flops are connected in series, it is possible to check n bits of the counter by inputting n clocks CK.

상기에서 상세히 설명한 바와 같이 본 발명은 칩에 내장된 카운터의 기능을 시험할 때 특정한 값에 이르는 시간이 대폭 감소하는 것에 의해 칩의 시험 시간을 줄일 수 있는 효과가 있다.As described in detail above, the present invention has an effect of reducing the test time of the chip by greatly reducing the time to reach a specific value when testing the function of the counter embedded in the chip.

Claims (4)

플립플롭(FFi,i=0~n-1)에 리세트 신호(RST), 클럭(CK), 반전클럭(CKB), 시프트모드 신호(SH) 및 시프트모드 반전신호(SHB)를 공통 접속하여 상기 플립플롭(FF0)의 시프트모드 입력단자(SHIB0)에 상기 시프트모드 반전신호(SHB)를 공통 접속하고 상기 플립플롭(FF0~FF(n-2))의 출력(Qout0~Qout(n-2))(SHOB0~SHOB(n-2))을 다음단 플립플롭(FF1-FF(n-1))의 입력 단자(Qin1~Qin(n-1))(SHIB1~SHIB(n-1))에 각기 직렬 접속하여 상기 플립플롭(FF(N-1))의 출력(Qout(n-1))을 인버터를 통해 상기 플립플롭(FF0)의 입력 단자(Qin0)에 궤환시키도록 결합 구성하여, 상기 플립플롭(FF1=0~n-1)을 시프트모드 신호(SH)와 시프트모드 반전신호(SHB)에 따라 전단 플립플롭(FF(i-1))의 출력(Qin)과 현 플립플롭(FFi)의 출력(Q0)을 논리 조합하는 모드 제어부(1)와, 클럭(CK)(CKB)에 따라 상기 모드 제어부(1)의 출력을 분주하는 신호 분주부(2)와, 이 신호 분주부(2)의 출력(Q)과 전단 플립플릅(FF(i-1))의 모드 연산 신호(SHIB1)를 논리 조합하여 연산 신호(Qout1) 및 모드 연산 신호(SHOB1)를 출력하는 신호 연산부(3)로 각기 구성한 것을 특징으로 하는 카운터 회로.The reset signal RST, the clock CK, the inverted clock CKB, the shift mode signal SH and the shift mode inversion signal SHB are commonly connected to the flip-flop FFi, i = 0 to n-1. commonly connecting the shift mode, the input terminal and the shift mode (SHIB 0) inverted signal (SHB) of said flip-flop (FF 0) and the output of the flip-flop (FF 0 ~ FF (n- 2)) (Qout 0 ~ Qout (n-2)) (SHOB 0 ~ SHOB (n-2)) of the next stage flip-flop (FF 1 -FF (n-1 ) input terminals of) (Qin 1 ~ Qin (n -1)) (SHIB 1 ~ SHIB (n-1)) each connected in series to an input terminal of the flip-flop (FF (n-1)) output (Qout (n-1)) of the flip-flop (FF 0) via the inverter of the (Qin in 0 to n) so that the flip-flop FF 1 = 0 to n-1 is coupled to the front-side flip-flop FF (i-1) according to the shift mode signal SH and the shift mode inversion signal SHB . ) output (Qin), and the current flip-flop (the mode control unit (1) according to the mode control unit (1), a clock (CK) (CKB) to the logic combination of the outputs (Q 0) of the FF i) of the Housewife signal minutes to dispense a force (2), the signal division part (2) output (Q) and shear flip peulreup (FF (i-1)) logical combination operation signal mode operation signal (SHIB 1) of the (Qout 1) and the operation mode signal (SHOB 1) counter circuit, characterized in that each configured to signal operation unit (3) for outputting. 제1항에 있어서, 모드 제어부(1)는 시프트모드 신호(SH)가 일측 입력에 접속된 앤드게이트(AN1)의 타측 입력에 입력신호(Qin)를 접속하고 출력신호(Qout)가 일측 입력에 접속된 앤드게이트(AN2)의 타측 입력에 시프트모드 반전신호(SHB)를 접속하여 상기 앤드게이트(AN1)(AN2)의 출력을 클럭(CK)과 반전 클럭(CKB)이 비반전 제어단자와 반전 제어단자에 각기 접속된 노아게이트(NR13)의 양측 입력에 접속하여 구성한 것을 특징으로 하는 카운터 회로.2. The mode control unit (1) according to claim 1, wherein the mode control unit (1) connects the input signal (Qin) to the other input of the AND gate (AN 1 ) in which the shift mode signal (SH) is connected to one input and the output signal (Qout) is input to the one side. The shift mode inversion signal SHB is connected to an input of the other side of the AND gate AN 2 connected to the output of the AND gate AN 1 (AN 2 ) so that the clock CK and the inverted clock CKB are non-inverted. A counter circuit constructed by connecting to both inputs of a noar gate (NR 13 ) connected to a control terminal and an inverting control terminal, respectively. 제1항에 있어서, 신호 분주부(2)는 리세트 신호(RST)가 일측 입력에 접속된 노아게이트(NR11)(NR12)의 타측 입력에 인버터(I11)(I12)의 출력을 각기 접속하고 클럭(CK)과 반전 클럭(CKB)을 트랜스미션 게이트(T13)의 비반전 제어단자와 반전 제어단자에 접속함과 아울러 트랜스미션 게이트(T11)(T12)의 반전 제어단자와 비반전 제어단자에 각기 공통 접속하며 상기 노아게이트(NR11)의 출력을 상기 트랜스미션 게이트(T11)(T12)의 입력에 접속하여 그 트랜스미션 게이트(T11)의 출력과 상기 노아게이트(NR13)의 출력을 상기 인버터(I11)의 입력에 공통 접속하고 상기 노아게이트(NR12)의 출력을 상기 트랜스미션 게이트(T13)의 입력과 신호 연산부(3)의 낸드게이트(NA1) 및 오아게이트(OR1)의 일측 입력에 공통 접속하여 상기 트랜스미션 게이트(T12)(T13)의 출력을 상기 인버터(I12)의 입력에 공통 접속하며 상기 노아게이트(NR12)의 출력(Q)을 인버터(I14)를 통해 반전출력이 되도록 구성한 것을 특징으로 하는 카운터 회로.2. The signal divider (2) according to claim 1, wherein the signal divider (2) outputs the inverter (I 11 ) (I 12 ) to the other input of the noah gate (NR 11 ) (NR 12 ), to which the reset signal (RST) is connected to one input. And the clock CK and the inverted clock CKB to the non-inverting control terminal and the inverting control terminal of the transmission gate T 13 , and the inverting control terminal of the transmission gate T 11 and T 12 . Commonly connected to a non-inverting control terminal, respectively, the output of the noah gate NR 11 is connected to the input of the transmission gate T 11 (T 12 ), and the output of the transmission gate T 11 and the noa gate NR. 13 ) is commonly connected to the input of the inverter (I 11 ) and the output of the noah gate (NR 12 ) is connected to the input of the transmission gate (T 13 ) and the NAND gate (NA 1 ) of the signal calculating section (3) and Common connection to one input of the OR gate OR 1 outputs the transmission gate T 12 and T 13 . Output is commonly connected to the input of the inverter I 12 and the output Q of the noble gate NR 12 is inverted through the inverter I 14 . Counter circuit, characterized in that configured to be. 제1항에 있어서, 신호 연산부(3)는 신호 분주부(2)의 출력(Q)이 일측 단자에 공통 접속된 낸드게이트(NA1)와 오아게이트(OR1)의 타측 단자에 모드 연산 입력신호(SHIB)를 공통 접속하고 상기 낸드게이트(NA1)와 오아게이트(OR1)의 출력을 낸드게이트(NA2)의 양측 입력에 접속하여 상기 낸드게이트(NA2)의 출력(Qout)을 모드 제어부(1)에 궤환시킴과 아울러 다음단의 플립플롭으로 입력시키며 상기 낸드게이트(NA1)의 출력을 인버터(I13)에서 반전하여 모드 연산 신호(SHOB)로 출력하도록 구성한 것을 특징으로 하는 카운터 회로.The signal calculating section (3) according to claim 1, wherein the signal calculating section (3) inputs a mode calculation to the other terminals of the NAND gate (NA 1 ) and the ora gate (OR 1 ), in which the output (Q) of the signal division section (2) is commonly connected to one terminal. a signal (SHIB) commonly connected to the output (Qout) of the NAND gate (NA 1) and Iowa gate (OR 1) wherein the NAND gate (NA 2) an output connected to both side input of the NAND gate (NA 2) of It is configured to feed back to the mode control unit 1 and input to the next stage flip-flop, and inverts the output of the NAND gate NA 1 in the inverter I 13 to output the mode operation signal SHOB. Counter circuit.
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