KR960002706Y1 - Tv overshoot eliminating circuit - Google Patents

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Abstract

내용 없음.No content.

Description

티브이의 오버슈트 제거 회로TV's Overshoot Elimination Circuit

제1도는 종래 티브이의 코팅회로의 블럭도.1 is a block diagram of a coating circuit of a conventional TV.

제2도는 제1도에 있어서, 코팅부의 상세 회로도.FIG. 2 is a detailed circuit diagram of the coating section of FIG. 1.

제3도는 제1도 및 제2도에 있어서, 각부의 신호 파형도.3 is a signal waveform diagram of each part in FIG. 1 and FIG.

제4도는 본 고안 티브이의 오버슈트 제거 회로의 블럭도.4 is a block diagram of the overshoot cancellation circuit of the present invention.

제5도는 제4도에 있어서, 각부의 신호 파형도.5 is a signal waveform diagram of each part in FIG. 4;

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1A, 1B, 10A, 10B : 미분기 2, 3 : 지연소자1A, 1B, 10A, 10B: Differentiator 2, 3: Delay element

4 : 싸인비트 발생부 5, 6 : 멀티플렉서4: Sign bit generator 5, 6: Multiplexer

7, 31 : 최소치 선택부 8, 23 : 최대치 선택부7, 31: minimum value selection part 8, 23: maximum value selection part

9, 30, 35 : 가산기 20, 32, 34 : 인버터9, 30, 35: Adder 20, 32, 34: Inverter

30 : 코팅부30: coating part

본 고안은 티브이의 영상처리 분야에 관한 것으로 특히, 영상신호 처리시 오버슈트 및 언더슈트가 발생하지 않으면서도 신호의 천이 시간의 감소시켜 화면의 경계 부위에서 깨끗하고 선명한 영상 신호를 발생시키는 티브이의 오버슈트 제거 회로에 관한 것이다.The present invention relates to the field of TV image processing, and in particular, the TV over which generates a clear and clear image signal at the boundary of the screen by reducing the transition time of the signal without overshoot and undershoot in the video signal processing It relates to a chute removal circuit.

제1도는 종래 티브이의 코팅회로의 블럭도로서 이에 도시된 바와같이, 입력신호(Vi)를 비분하는 미분기(10A)와, 이 미분기(10A)의 출력(V1)을 반전시키는 인버터(20)와, 인버터(20)의 반전출력(V2)를 미분하는 미분기(10B)와, 이 미분기(10B)의 출력(V3)에서 일정레벨 이상의 최대, 최소치를 제거하는 코팅부(30)와, 이 코팅부(30)의 출력(V4)와 입력신호(Vi)를 가산하는 가산기(40)로 구성된다.FIG. 1 is a block diagram of a coating circuit of a conventional TV. As shown therein, a differentiator 10A for dividing an input signal Vi and an inverter 20 for inverting the output V 1 of the differentiator 10A are shown. And a differentiator 10B for differentiating the inverted output V 2 of the inverter 20, a coating unit 30 for removing the maximum and minimum values of a predetermined level or more from the output V 3 of the differentiator 10B, The adder 40 adds the output V 4 and the input signal Vi of the coating unit 30.

상기 코팅부(30)는 제2도에 도시한 바와 같이, 코팅 레벨 신호(Vcl)에 따라 미분기(10B)의 출력(V3)에서 일정레벨의 최소치를 선택하는 최소치 선택부(31)와, 코팅 레벨 신호(Vcl)를 반전시키는 인버터(32)와, 이 인버터(32)의 출력(Vcl)에 따라 상기 최소치 선택부(31)의 출력(Vmin)에서 일정 레벨이 최대치를 선택하는 최대치 선택부(33)와, 최대치 선택부(33)의 출력(Vmax)을 반전시키는 인버터(34)와, 이 인버터(34)의 출력(V5)과 상기 미분기(10B)의 출력(V3)을 가산하는 가산기(35)로 구성된다.As shown in FIG. 2, the coating part 30 includes a minimum value selecting part 31 for selecting a minimum value of a predetermined level at the output V 3 of the differentiator 10B according to the coating level signal Vcl, An inverter 32 for inverting the coating level signal Vcl and a maximum value selecting section for selecting a maximum value at a predetermined level at the output Vmin of the minimum value selecting section 31 according to the output Vcl of the inverter 32. adding the output (V 3) of 33, the output of the inverter 34, the inverter 34 for inverting the output (Vmax) of the maximum value selection unit 33 (V 5) and the differentiator (10B) It consists of an adder 35.

이와같은 종래 회로의 동작 과정을 제3도 각부의 파형도를 참조하여 설명하면 다음과 같다.The operation of the conventional circuit will be described with reference to the waveform diagram of each part of FIG. 3 as follows.

제3도 (a)에 도시한 바와 같은 신호(Vi)를 입력받은 미분기(10A)는 제3도 (b)에 도시된 바와같은 미분 시간에 비례하는 신호(V1)를 출력하고 이 신호(V1)는 인버터(20)를 통해 제3도 (c)에 도시된 바와같은 신호(V2)로 반전되며 이 반전신호(V2)는 미분기(10B)를 통해 제3도 (d)에 도시된 바와같은 시간 미분에 비례하는 신호(V3)로 변환되어 코팅부(30)에 출력한다.The differentiator 10A having received the signal Vi as shown in FIG. 3 (a) outputs a signal V 1 proportional to the derivative time as shown in FIG. V 1 ) is inverted via inverter 20 to signal V 2 as shown in FIG. 3 (c), and this inverted signal V 2 is inverted in FIG. 3 (d) via differentiator 10B. The signal is converted into a signal (V 3 ) proportional to the time derivative as shown in the output to the coating unit 30.

이때, 미분기(10B)의 출력(V3)이 코팅부(30)에 출력됨에 따라 제3도 (e)에 도시된 바와같은 코팅레벨신호(Vcl)를 입력받은 최소치 선택부(31)는 상기 신호(V3)중 코팅 레벨(Vcl) 이상의 신호를 제거하여 제3도 (f)에 도시된 바와같은 신호(Vmin)를 출력하고 상기 코팅 레벨 신호(Vcl)가 인버터(32)를 통해 반전되어 입력된 최대치선택부(33)는 상기 최소치 선택부(31)의 출력(Vmin)중 코팅레벨(Vcl) 이하의 신호를 제거하여 제3도 (g)에 도시된 바와같은 신호(Vmax)를 출력한다.At this time, as the output V 3 of the differentiator 10B is output to the coating part 30, the minimum value selecting part 31 which receives the coating level signal Vcl as shown in FIG. The signal Vmin of the signal V 3 or more is removed to output a signal Vmin as shown in FIG. 3F, and the coating level signal Vcl is inverted through the inverter 32. The input maximum value selector 33 removes a signal below the coating level Vcl among the outputs Vmin of the minimum value selector 31 and outputs a signal Vmax as shown in FIG. do.

이에따라, 최대치선택부(33)의 출력(Vmax)은 인버터(34)를 통해 제3도 (h)에 도시된 바와같은 신호(V5)과 제3도 (d)에 도시된 바와같은 미분기(10B)의 출력(V3)을 가산하여 제3도 (i)에 도시된 바와같은 신호(V4)를 가산기(40)에 출력하며 상기 가산기(40)는 입력신호(Vi)와 상기 가산기(35)의 출력(V4)을 가산함에 따라 제3도 (j)에 도시된 바와같은 확장된 신호(V0)를 출력한다.Accordingly, the output Vmax of the maximum value selector 33 passes through the inverter 34 the signal V 5 as shown in FIG. 3 (h) and the differential (as shown in FIG. The output V 3 of 10B) is added to output a signal V 4 as shown in FIG. 3 (i) to the adder 40, which adds the input signal Vi and the adder 40. By adding the output V 4 of 35), the extended signal V 0 as shown in FIG. 3 (j) is output.

그러나, 이러한 종래 기술은 제3도 (j)에 도시된 바와 같이 천이 시간이 감소된 최종 출력 신호에 프리-슈팅(Free-Shooting)과 오버-슈팅(over-shooting)이 너무 강조되어 불필요한 신호가 생성됨으로써 이 신호에 해당하는 부분에 화상이 표시되어 아티펙트(Artifact) 현상이 나타나는 문제점이 있었다.However, this prior art emphasizes that free-shooting and over-shooting are so emphasized in the final output signal that the transition time is reduced as shown in FIG. As a result, an image is displayed on a portion corresponding to this signal, thereby causing an artifact phenomenon.

본 고안은 이러한 종래의 문제점을 감안하여 입력 신호를 지연시키고 지연 및 미지연 신호와 2차 미분 신호의 중간치를 발생시킴으로써 오버 슈트 현상을 제거하는 티브이의 오버슈트 제거 회로를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The present invention devised a TV overshoot cancellation circuit that eliminates the overshoot phenomenon by delaying an input signal and generating an intermediate value between a delayed and undelayed signal and a second derivative signal. When described in detail with reference to the drawings as follows.

제4도는 본 고안 티브이의 오버슈트 제거 회로의 블럭도로서 이에 도시한 바와같이, 입력신호(Vi)를 지연시키는 지연 소자(2)(3)와, 상기 입력 신호(Vi)를 미분하는 미분기(1A)와, 이 미분기(1A)의 출력(V1)을 미분하는 미분기(1B)와, 이 미분기(1B)의 출력(V2)을 반전하는 인버터(IN1)와, 상기 미분기(1A)의 출력(V1)을 입력받아 싸인비트의 값(ctl)을 출력하는 싸인 비트 발생부(4)와, 이 싸인비트 발생부(4)의 출력(ctl)에 따라 상기 입력 신호(Vi)와 지연 소자(3)의 출력(V3)중 하나를 각기 선택 출력하는 멀티플렉서(5)(6)와, 상기 지연 소자(2)의 출력(V3)과 상기 인버터(IN1)의 출력을 가산하는 가산기(9)와, 이 가산기(9)의 출력(V5)과 상기 멀티플렉서(6)의 출력(V6)을 입력받아 최소값(Vmin)을 출력하는 최소치선택부(7)와, 이 최소치 선택부(7)의 출력(Vmin)과 상기 멀티플렉서(5)의 출력(V7)을 입력받아 최대치(Vmax)를 출력하는 최대치선택부(8)로 구성한 것으로, 입력신호(Vi)는 멀티플렉서(5)(6)의 단자(M3)(M0)에 접속되고 지연소자(3)의 출력(V4)은 상기 멀티플렉서(5)(6)의 단자(M2)(M1)에 접속되어 구성한다.4 is a block diagram of the overshoot elimination circuit of the present invention, as shown therein, a delay element (2) (3) for delaying the input signal (Vi) and the differential (differentiation) of the input signal (Vi) ( 1A), the differentiator 1B for differentiating the output V 1 of the differentiator 1A, the inverter IN1 for inverting the output V 2 of the differentiator 1B, and the differentiator 1A. A sign bit generator 4 for receiving the output V 1 and outputting a sign bit value ctl, and a delay with the input signal Vi in accordance with the output ctl of the sign bit generator 4. A multiplexer (5) (6) for selectively outputting one of the output (V 3 ) of the element ( 3 ), and an adder for adding the output (V 3 ) of the delay element (2) and the output of the inverter (IN1). 9 and, with the adder (9) of the output (V 5) and the multiplexer (6) output (V 6) the input received minimum value selection unit (7) for outputting a minimum value (Vmin) of the minimum value selecting section (7) the output (Vmin) and the multiplex It is composed of a maximum value selector 8 which receives the output V 7 of the stand 5 and outputs a maximum value Vmax. The input signal Vi is a terminal M 3 of the multiplexer 5, 6 ( connected to M 0) and the outputs (V 4) of the delay element 3 is made is connected to a terminal (M 2) (M 1) of the multiplexer (5) (6).

이와같은 구성한 본 고안의 동작 및 작용 효과를 제5도 각부의 파형도를 참조하여 상세히 설명하면 다음과 같다.If described in detail with reference to the waveform diagram of each part of the operation and operation of the present invention configured as described above as follows.

제5도(a)와 같은 입력신호(Vi)는 각 지연소자(2)(3)를 통해 소정 시간 지연됨과 동시에 미분기(1A)(1B)를 순차 통해 제5도(b)(c)와 같이 각기 미분되면 상기 미분기(1B)의 출력(V2)은 인버터(IN1)에서 반전된 후 가산기(9)에서 지연소자(2)의 출력(V3)과 합산되어 제5도(e)에 도시한 바와 같은 신호(V5)가 최소치 선택부(7)에 출력된다.The input signal Vi as shown in FIG. 5 (a) is delayed for a predetermined time through each delay element 2 and 3, and simultaneously with the differentiator 1A and 1B through FIG. 5 (b) (c). When the derivatives are differentiated, the output V 2 of the differentiator 1B is inverted in the inverter IN1 and then summed with the output V 3 of the delay element 2 in the adder 9 to FIG. 5E. The signal V 5 as shown is output to the minimum value selecting section 7.

또한, 입력신호(Vi)는 멀티플렉서(5)(6)의 단자(M3)(M0)에 직접 입력됨과 아울러 지연소자(3)에서 소정 시간 지연되어 이 지연 신호(V4)가 상기 멀티플렉서(5)(6)의 단자(M2)(M1)에 입력된다.In addition, the input signal Vi is directly input to the terminals M 3 and M 0 of the multiplexer 5 and 6 and is delayed by the delay element 3 for a predetermined time so that the delay signal V 4 is transmitted to the multiplexer. (5) (6) is input to the terminal M 2 (M 1 ).

즉, 신호 천이 시간(△t)에 대하여 지연 소자(2)의 지연 시간이 "△t/2"이고 지연 소자(3)의 지연 시간이 "△t"라면 제5도(a)와 같은 입력 신호(Vi)에 대해 미분기(1A)(1B), 지연 소자(3) 및 가산기(9)의 출력 파형은 제5도(b)(c)(d)(e)와 같이 출력되어진다.That is, if the delay time of the delay element 2 is "Δt / 2" and the delay time of the delay element 3 is "Δt" with respect to the signal transition time Δt, the input as shown in FIG. The output waveforms of the differentiator 1A, 1B, delay element 3 and adder 9 with respect to signal Vi are output as shown in FIG. 5 (b) (c) (d) (e).

이때, 제5도(c)와 같은 미분기(1B)의 출력(V2)의 마이너스 부위에는 싸인 비트 신호(ctl)를 "1"로 출력하고 플러스 부위에서는 "0"인 신호(ctl)를 출력하게 된다.At this time, the sign bit signal ctl is output as "1" at the negative part of the output V 2 of the differentiator 1B as shown in FIG. 5c, and the signal ctl is "0" at the positive part. Done.

이에 따라, 입력신호(Vi)의 변화에 따라 싸인비트 발생부(4)의 출력(ctl)값이 "1"이 되면 멀티플렉서(6)는 입력단자(M0)를 선택하는데, 제5도(d)와 같은 상기 신호(ctl)에 의해 지연소자(3)의 출력(V4)과 상기 입력 신호(Vi)가 조합된 파형인 제5도(g)와 같은 신호(V6)를 최소치 선택부(7)에 출력하게 된다.Accordingly, when the output ctl value of the sign bit generator 4 becomes "1" according to the change of the input signal Vi, the multiplexer 6 selects the input terminal M 0 . The signal V 6 as shown in FIG. 5 g, which is a waveform in which the output V 4 of the delay element 3 and the input signal Vi are combined, is selected by the signal ctl as shown in d). The output to the unit 7 is made.

따라서, 최소치 선택부(7)는 제5도(g)와 같은 멀티플렉서(6)의 출력(V6)과 제5도(e)와 같은 가산기(9)의 출력(V5)중 최소치를 선택하여 최대치 선택부(8)에 출력하는데, 오버슈트(over shoot)의 원인이 되는 부분(도면의 빗금친부분)이 제거된 제5도(h)와 같은 신호(Vmin)가 발생하게 된다.Accordingly, the minimum selector 7 selects the minimum value between the output V 6 of the multiplexer 6 as shown in FIG. 5G and the output V 5 of the adder 9 as shown in FIG. 5E. The output signal is output to the maximum value selector 8, which generates a signal Vmin as shown in FIG. 5 (h) in which the portion (hatched portion in the figure) that causes overshoot is removed.

그리고, 멀티플렉서(5)는 싸인비트발생부(4)의 출력(ctl)이 "1"이면 입력 단자(M3)을 선택하는데, 제5도(d)와 같은 상기 신호(ctl)에 의해 지연소자(3)의 출력(V4)과 상기 입력 신호(Vi)가 조합된 파형인 제5도(g)와 같은 신호(V6)를 최대치 선택부(8)에 출력하게 된다.Then, the multiplexer 5 selects the input terminal M 3 when the output ctl of the sign bit generator 4 is "1", but is delayed by the signal ctl as shown in FIG. The output V 4 of the element 3 and the signal V 6 as shown in FIG. 5G, which is a waveform in which the input signal Vi is combined, are output to the maximum selector 8.

따라서, 최대치선택부(8)는 최소치선택부(7)의 출력(Vmin)과 상기 멀티플렉서(5)의 출력(V7)중 최대치 선택하는데, 멀티플렉서(5)의 출력(V7)이 상기 최소치 선택부(7)의 출력(Vmin)보다 지연소자(2)의 지연 시간(△t/2)만큼 앞서게 됨으로 오버슈트(over-shoot)가 발생될 부분(도면의 빗금친 부분)이 제거되어 제5도(i)와 같은 신호(Vmax)를 출력하게 된다.Therefore, the maximum value selection unit (8) is a minimum output (V 7) is the minimum value of the selector (7) output (Vmin) and the multiplexer (5) output (V 7) to one selected maximum value, a multiplexer (5) of the Since the delay time DELTA t / 2 of the delay element 2 is earlier than the output Vmin of the selector 7, the portion where the over-shoot is to be generated (hatched portion in the drawing) is removed. The signal Vmax equal to 5 degrees (i) is output.

상기에서 상세히 설명한 바와같이 본 고안 티브이의 오버 슈트 제거 회로는 입력신호를 지연시키고 입력신호의 변화에 따라 지연신호 또는 미지연신호를 선택하여 신호의 천이 시간 단축시 발생하는 오버 슈트 및 언더 슈트를 제거함으로써 티브이 모니터의 영상을 선명히 구현할 수 있는 효과가 있다.As described in detail above, the overshoot elimination circuit of the present invention delays an input signal and selects a delay signal or an undelayed signal according to the change of the input signal to eliminate the overshoot and undershoot generated when the signal transition time is shortened. As a result, the image of the TV monitor can be clearly realized.

Claims (3)

입력신호(Vi)를 각기 시간지연시키는 지연소자(2)(3)와, 입력신호(Vi)를 순차적으로 미분하는 미분기(1A)(1B)와, 상기 미분기(1B)의 출력(V2)를 반전시키는 인버터(IN1)와, 상기 지연소자(3)의 출력(V3)과 인버터(IN1)의 출력을 합산하는 가산기(9)와, 상기 미분기(1B)의 출력(V2)에 따라 싸인비트 신호(ctl)를 출력하는 싸인비트발생부(4)와, 이 싸인비트발생부(4)의 출력(ctl)에 따라 입력신호(Vi)와 상기 지연소자(3)의 출력(V4)중 하나를 선택, 출력하는 멀티플렉서(5)(6), 상기 가산기(9)의 출력(V5)과 멀티플렉서(6)의 출력(V6)중 최소치를 선택하여 오버 슈트를 제거하는 최소치선택부(7)와, 이 최소치선택부(7)의 출력(Vmin)과 상기 멀티플렉서(5)의 출력(V7)증 최대치를 선택하여 언더 슈트를 제거하는 최대치선택부(8)로 구성한 것을 특징으로 하는 티브이의 오버 슈트 제거 회로.A delay element 2 (3) for each time delay of the input signal Vi, a differentiator 1A (1B) which sequentially differentiates the input signal Vi, and an output V 2 of the differentiator 1B. An inverter IN 1 for inverting, an adder 9 for summing the output V 3 of the delay element 3 and the output of the inverter IN 1 , and an output V 2 of the differentiator 1B. The output signal of the input signal Vi and the delay element 3 in accordance with the output bit ctl of the sine bit generator 4, V 4) select the minimum value of the output (V 6) the output (V 5) and the multiplexer (6) of the multiplexer (5) and (6) selecting the output of one of said adders (9) for removing overshoot A minimum value selection section 7 and a maximum value selection section 8 for selecting an output Vmin of the minimum selection section 7 and a maximum value of the output V 7 of the multiplexer 5 and removing the undershoot. TV overshoe characterized by Removal circuit. 제1항에 있어서, 입력신호(Vi)를 멀티플렉서(5)(6)의 단자(M3)(M0)에 접속하고 지연소자(3)의 출력(V4)을 상기 멀티플렉서(5)(6)의 단자(M2)(M1)에 접속하여 구성한 것을 특징으로 하는 티브이의 오버슈트 제거 회로.The input signal Vi is connected to a terminal M 3 (M 0 ) of the multiplexer 5, 6, and the output V 4 of the delay element 3 is connected to the multiplexer 5. A TV overshoot elimination circuit, characterized in that it is connected to a terminal (M 2 ) (M 1 ) of 6). 제1항에 있어서, 멀티플렉서(5)(6)는 싸인비트발생부(4)의 출력(ctl)이 "1"일때 단자(M3)(M1)를 선택하고 "0"일때 단자(M2)(M0)를 선택하도록 구성한 것을 특징으로 하는 티브이의 오버슈트 제거 회로.2. The multiplexer (5) (6) selects the terminal (M 3 ) (M 1 ) when the output (ctl) of the sign bit generator (4) is "1" and the terminal (M) when it is "0". 2 ) (M 0 ), overshoot elimination circuit of the TV, characterized in that configured to be selected.
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