KR0129265B1 - A video signal vertical changing apparatus of tv system - Google Patents
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Abstract
Description
제1도는 본 발명의 영상 신호 수직 변환 장치의 블럭도.1 is a block diagram of a video signal vertical conversion device of the present invention.
제2도는 제1도에서 수직 대역과 대응하는 저장 영역의 예시도.2 is an illustration of a storage area corresponding to the vertical band in FIG.
제3도는 제1도에서 각 부의 데이타 입출력을 위한 타이밍도.3 is a timing diagram for data input and output of each part in FIG.
제4도는 제1도에서 메모리의 동작을 보인 설명도.4 is an explanatory diagram showing the operation of the memory in FIG.
제5도는 제1도에서 롬(ROM)의 구조를 보인 예시도.5 is an exemplary view showing the structure of a ROM in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1-4 : 메모리 5 : 저역 필터 계수 저장부1-4: Memory 5: Low-pass filter coefficient storage
6 : 고역 필터 계수 저장부 7 : 콘트롤러(controller)6 high frequency filter coefficient storage unit 7 controller
8-10 : 가산기8-10: Adder
본 발명은 티브이 시스템에서 다상(polyphase)네트웍 방식으로 영상 신호를 수직 변환하는 기술에 관한 것으로 특히, 수직 방향의 휘도 성분을 구분하여 필터 계수와 연산하므로써 영상 신호를 수직 변환하는 티브이 시스템의 영상신호 수직변환 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for vertically converting a video signal in a polyphase network in a TV system. In particular, the video signal of a TV system for vertically converting a video signal by dividing luminance components in a vertical direction and calculating them with filter coefficients. It relates to a conversion device.
일반적으로 다상 네트웍(polyphase network)방식으로 수직 변환하면 572라인(line)의 액티브 신호를 만들어 낸다.In general, vertical conversion to a polyphase network produces 572 lines of active signal.
이때, 수직방향으로 3/4π에서 컷-오프(cutoff)를 갖는 저역(low) 주파수성분의 432 라인(line)과 고역(high) 주파수 성분의 140 라인(line)을 각각 572 라인(line)으로 바꾸기 위해 인코더에서 사용된 필터(filter)에 대응되는 필터(filter)를 사용하여야 한다.At this time, 432 lines of the low frequency component having a cutoff at 3 / 4π in the vertical direction and 140 lines of the high frequency component are respectively 572 lines. To change it, you must use a filter that corresponds to the filter used in the encoder.
이러한 종래 방식에서는 필터를 구성할 때 다수의 곱셈기(multipler)를 사용하여 필터 계수를 곱셈하므로 실제로 하드웨어를 설계하는 경우 곱셈기의 크기가 크므로 회로가 커지고 또한, 비용이 상승하여 비경제적인 단점이 있다.In the conventional method, since the filter coefficients are multiplied by using a multiplier when constructing the filter, when the hardware is actually designed, the multiplier is large, so that the circuit becomes large and the cost increases, which is uneconomical.
따라서, 본 발명은 종래의 단점을 개선하기 위하여 필터를 다수의 곱셈기를 사용함이 없이 필터 계수를 저장한 롬(ROM)을 사용함에 의해 수직 방향의 휘도 신호를 구분하여 그에 해당하는 영역의 필터 계수와 연산함에 의해 영상 신호를 수직 변환하므로써 비용을 절감시키도록 창안한 티브이 시스템의 영상 신호 수직 변환 장치를 제공함에 목적이 있다.Accordingly, the present invention divides the luminance signal in the vertical direction by using ROM, which stores the filter coefficients, without using a multiplier to improve the disadvantages of the conventional filter. It is an object of the present invention to provide a video signal vertical conversion device of a TV system, which is designed to reduce cost by vertically converting a video signal by calculating.
본 발명은 상기의 목적을 달성하기 위하여 한 프레임에 대한 저역 성분의 휘도 신호를 각기 저장하는 제1, 제2메모리 수단과, 이 제1, 제2 메모리 수단의 출력에 따라 수직 펄터링된 신호를 출력하는 저역 필터 계수 저장 수단과, 한 프레임에 대한 고역 성분의 휘도 신호를 각기 저장하는 제3, 제4 메모리 수단과, 이 제3, 제4메모리 수단의 출력에 따라 수직 필터링된 신호를 출력하는 고역 필터 계수 저장 수단고, 동기 신호 및 클럭에 따라 상기 각 수단을 제어하는 제어 수단과, 상기 저역 필터 계수 저장 수단의 출력을 합산하여 저역 휘도 신호를 출력하는 제1 가산 수단과, 상기 고역 필터 계수 저장 수단의 출력을 합산하여 고역 휘도 신호를 출력하는 제2가산 수단과, 상기 제1, 제2 가산 수단의 출력을 합산하여 수직 변환된 휘도 신호를 출력하는 제3가산 수단으로 구성한다.In order to achieve the above object, the present invention provides a first and second memory means for storing a low-frequency component luminance signal for one frame, and a vertically pulsed signal according to the output of the first and second memory means. A low-pass filter coefficient storage means for outputting, third and fourth memory means for storing high-frequency component luminance signals for one frame, and a vertically filtered signal according to the output of the third and fourth memory means. A high pass filter coefficient storage means, control means for controlling each means in accordance with a synchronization signal and a clock, first adding means for summing outputs of the low pass filter coefficient storage means to output a low pass luminance signal, and the high pass filter coefficients; A second adding means for summing outputs of the storage means to output the high frequency luminance signal and a third for summing outputs of the first and second adding means to output the vertically converted luminance signal; It constitutes a mountain means.
이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, described in detail with reference to the accompanying drawings of the present invention.
제1도는 본 발명의 실시예 블록도로서 이에 도시한 바와 같이, 한 프레임의 휘도 신호에서 저역 성분만을 각기 저장하는 제1, 제2 메모리(1)(2)와, 이 제1, 제2 메모리(1)(2)의 각각의 출력에 따라 필터 계수를 출력하는 저역 필터 계수 저장부(5)와, 한 프레임의 휘도 신호에서 고역 성분만을 각기 저장하는 제3, 제4메모리(3)(4)와, 이 제3, 제4메모리(3)(4)의 각각의 출력에 따라 필터 계수를 출력하는 고역 필터 계수 저장부(6)와, 동기 신호 및 클럭에 따라 상기 각 부를 제어하는 콘트롤러(controller)(7)와, 상기 저역 필터 계수 저장부(5)의 출력을 합산하여 저역 휘도 신호를 출력하는 제1 가산기(8)와, 상기 고역 필터 계수 저장부(6)의 출력을 합산하여 고역 휘도신호를 출력하는 제2가산기(9)와, 상기 제1, 제2 가산기 (8)(9)의 출력을 합산하여 수직 변환된 휘도 신호(Y)를 출력하는 제3 가산기(10)로 구성한다.1 is a block diagram of an embodiment of the present invention, as shown therein, wherein the first and second memories (1) and (2) respectively store only low-pass components in a luminance signal of one frame, and the first and second memories. (1) A low pass filter coefficient storage section 5 for outputting filter coefficients in accordance with the respective outputs of (2), and third and fourth memories 3 for storing only the high frequency components in the luminance signal of one frame, respectively. ), A high pass filter coefficient storage unit 6 for outputting filter coefficients in accordance with the respective outputs of the third and fourth memories 3 and 4, and a controller for controlling the units in accordance with a synchronization signal and a clock ( controller), a first adder 8 for summing outputs of the low pass filter coefficient storage unit 5 and outputting a low pass luminance signal, and a high pass for summing outputs of the high pass filter coefficient storage unit 6; A luminance signal Y vertically converted by summing the second adder 9 for outputting the luminance signal and the outputs of the first and second adders 8, 9; It is composed of a third adder 10 for outputting.
상기 저역 필터 계수 저장부(5)는 4개의 네트웍으로 구성되어 휘도 256레벨에 대해 24개의 필터 계수를 곱한 값을 저장한다.The low-pass filter coefficient storage unit 5 is composed of four networks and stores a value obtained by multiplying 24 filter coefficients by 256 levels of luminance.
상기 고역 필터 계수 저장부(6)는 4개의 네트웍으로 구성되어 휘도 256레벨에 대해 8개의 필터 계수를 곱한 값을 저장한다.The high-pass filter coefficient storage unit 6 is composed of four networks and stores a value obtained by multiplying eight filter coefficients with 256 levels of luminance.
이와같이, 구성한 본 발명의 동작 및 작용 효과를 설명하면 다음과 같다.Thus, the operation and effect of the present invention configured as follows.
한 필드(field)의 팔(PAL) 신호가 입력될 때 제2도 (a)와 같이 화면의 상하는 수직방향의 고역 휘도 성분이 포함되어 있는 35라인으로 각기 구성되어 있고 화면의 중앙부는 수직방향의 저역 휘도 성분이 포함되어 있는 216라인으로 구성되어 있다.When the PAL signal of a field is input, the upper and lower sides of the screen are each composed of 35 lines including vertical high-frequency luminance components as shown in FIG. 2A, and the center of the screen is vertical. It consists of 216 lines containing low-pass luminance components.
먼저, 8비트의 입력 영상신호는 13.5MHz의 주파수로 샘플링된 후 휘도(Y)와 색(C)신호로 분리되고 이 분리된 휘도 신호(Y)는 수직 변환을 위하여 제1도와 같은 본 발명의 수직 변환 회로에 입력되어진다.First, an 8-bit input video signal is sampled at a frequency of 13.5 MHz, and then separated into luminance Y and color C signals, and the separated luminance signal Y is converted to vertical conversion. It is input to the vertical conversion circuit.
상기에서 입력되는 디지탈 휘도신호는 제2도 (a)와 같이 위치하며 제1, 제2메모리 (1)(2)는 각각1프레임의 수직 저역 성분만을 저장하고 제3, 제4메모리 (3)(4)는 각각 1프레임의 수직 고역 성분만을 저장하게 된다.The digital luminance signal inputted above is located as shown in FIG. 2 (a), and the first and second memories 1 and 2 respectively store only the vertical low band component of one frame, and the third and fourth memories 3, respectively. (4) stores only the vertical high frequency component of each frame.
즉, 입력 신호가 메모리(1-4)에 저장되는 순서는 제2도와 같이 프레임 '1'의 1필드와 2필드 그리고프레임 '2'의 1필드와 2필드가 연속으로 입력된다면 제3메모리(3), 제1메모리(1), 제3메모리(3), 제3메모리(3), 제1메모리(1), 제3메모리(3)순으로 액세스하여 프레임 '1'을 저장한 후 제4메모리(4), 제2메모리(2), 제4메모리(4), 제4메모리(4), 제2메모리(2), 제4메모리(4)순으로 액세스하여 프레임 '2'을 저장하게 된다.That is, the order in which the input signals are stored in the memory 1-4 is shown in FIG. 2 when the first and second fields of the frame '1' and the first and second fields of the frame '2' are sequentially input. 3), the first memory (1), the third memory (3), the third memory (3), the first memory (1), access the third memory (3) in order to store the frame '1' 4 frames (4), 2nd memory (2), 4th memory (4), 4th memory (4), 2nd memory (2), 4th memory (4) in order to store frame '2' Done.
이때, 메모리(2)(4)를 엑세스하여 프레임 '2'를 저장하면서 다상 내트웍(polyphase network)방식에 적당하도록 제4도 (c)(f)와 같이 수직 방향으로 메모리(1)(3)에 저장된 프레임 '1'을 좌에서 우로 읽어 각기 저역 필터 계수 저장부(5)와 고역 필터 계수 저장부(6)에 출력하게 된다.At this time, while accessing the memory (2) (4) to store the frame '2' to fit the polyphase network (polyphase network) method, as shown in Figure 4 (c) (f) in the vertical direction as the memory (1) (3) The frame '1' stored in) is read from left to right and output to the low pass filter coefficient storage 5 and the high pass filter coefficient storage 6, respectively.
여기서, 메모리(1)(3)에는 수직 방향으로 각각 216라인과 70라인의 8비트 데이타가 저장되어 있지만 하기의 식(1)(2)에 따라 각기 286라인의 8비트 데이타로 변환하여야 한다.Here, the memory (1) (3) stores 8-bit data of 216 lines and 70 lines, respectively, in the vertical direction, but must be converted into 8-bit data of 286 lines, respectively, according to Equation (1) (2) below.
ⅰ) 저역 필터 계수 저장부역) Low pass filter coefficient storage
단, 1 ≤ n ≤ 572, 1 ≤ k ≤ 432, 1 ≤ (3n-4k) ≤ 24Where 1 ≤ n ≤ 572, 1 ≤ k ≤ 432, 1 ≤ (3n-4k) ≤ 24
X(k) : 티브이의 입력라인X (k): TV's input line
h1(3n-4k) : 저역필터계수h 1 (3n-4k): Low pass coefficient
Y(n) : 출력라인Y (n): output line
ⅱ) 고역 필터 계수 저장부Ii) High pass filter coefficient storage
단, 1 ≤ n ≤ 572, 1 ≤ k ≤ 140, 1 ≤ (n-4k) ≤ 81 ≤ n ≤ 572, 1 ≤ k ≤ 140, 1 ≤ (n-4k) ≤ 8
X(k) : 티브이의 입력라인X (k): TV's input line
h2(n-4k) : 고역필터계수h 2 (n-4k): High pass filter coefficient
Y(n) : 출력라인Y (n): output line
즉, 상기 식(1)로 구현되는 저역 필터 계수 저장부(5)는 제5도 (a)와 같이 4개의 네트웍으로 구성하여 휘도 256레벨에 대해 24개의 계수가 곱해진 값을 저장하고, 상기 식(2)로 구현되는 고역 필터 계수 저장부(6)는 제5도 (b)와 같이 4개의 네트웍으로 구성하여 휘도 256레벨에 대해 8개의 계수가 곱해진 값을 저장한다.That is, the low-pass filter coefficient storage unit 5 implemented by Equation (1) is composed of four networks as shown in FIG. 5 (a) to store values obtained by multiplying 24 coefficients for 256 levels of luminance. The high-pass filter coefficient storage unit 6 implemented by Equation (2) is composed of four networks as shown in FIG. 5 (b) to store a value obtained by multiplying eight coefficients for 256 levels of luminance.
상기 저역 필터 계수 저장부(5)와 고역 필터 계수 저장부(6)는 롬(ROM)으로 구현되어진다.The low pass filter coefficient store 5 and the high pass filter coefficient store 6 are embodied in a ROM.
따라서, 저역 필터 계수 저장부(5)는 메모리(1)의 출력이 입력되면 각라인에 대해 6개의 필터 계수를 곱셈 연산하여 매 클럭마다 출력하고 고역 필터 계수 저장부(6)는 메모리(3)의 출력이 입력되면 각 라인에 대해 2개의 필터 계수를 곱셈 연산하여 매 클럭마다 출력하게 된다.Therefore, when the output of the memory 1 is input, the low-pass filter coefficient storage unit 5 multiplies six filter coefficients for each line and outputs each clock, and the high-pass filter coefficient storage unit 6 stores the memory 3. When the output of is inputted, two filter coefficients are multiplied for each line and outputted every clock.
상기 저역 필터 계수 저장부(5)는 메모리(1)에서 출력된 6*8비트의 신호를 스위치(SW1)가 매클럭마다 내트웍 A,B,C,D,A,B,.....순으로 연결할 때 6개의 데이타 군은 각각 6개의 로우(row) 엘리먼트를 선택하고 각각의 8비트로 어드레싱함에 따라 스위치(SW2)로 6*8비트의 수직 변환된 데이타가 가산기 (8)에 출력되어진다.The low-pass filter coefficient storage unit 5 is a signal of the 6 * 8 bit output from the memory 1, the switch (SW1) every network A, B, C, D, A, B, ... When connecting in order, the 6 data groups select 6 row elements each and address each 8 bits, so that 6 * 8 bits of vertically converted data are output to the adder (8) by the switch (SW2). Lose.
상기 고역 필터 계수 저장부(6)는 메모리(3)에서 출력된 2*8비트의 신호를 스위치(SW3)가 매클럭마다 네트웍 E,F,G,H,E,F,....순으로 연결할 때 2개의 데이타 군은 각각 2개의 로우(row) 엘리먼트를 선택하고 각각의 8비트로 어드레싱함에 따라 스위치(SW4)로 2*8비트의 수직 변환된 데이타가 가산기(9)에 출력되어진다.The high-pass filter coefficient storage unit 6 outputs a 2 * 8-bit signal output from the memory 3 in the order of network E, F, G, H, E, F, ..., every switch. When two data groups are selected, two row elements each select two row elements and address each 8 bits, so that 2 * 8 bits of vertically converted data are output to the adder 9 by the switch SW4.
상기에서 스위치(SW1)와 스위치(SW2)가 동기되어 동작하고 스위치(SW3)와 스위치(SW4)가 동기되어 동작하게 된다.The switch SW1 and the switch SW2 operate in synchronization with each other, and the switch SW3 and switch SW4 operate in synchronization with each other.
이에 따라, 가산기 (8)가 저역 필터 계수 저장부(5)의 출력을 합산하여 저역 휘도 신호(YL)를 출력하고 가산기(9)가 고역 필터 계수 저장부(6)의 출력을 합산하여 고역 휘도 신호(YH)를 출력하면 가산기(10)가 상기 가산기(8)(9)의 출력(YL)(YH)을 합산하여 프레인 '1'에 대하여 수직 변화한 휘도신호(Y)를 출력하게 된다.Accordingly, the adder 8 adds the output of the low pass filter coefficient storage 5 to output the low pass luminance signal Y L , and the adder 9 adds the output of the high pass filter coefficient storage 6 to the high pass. When the luminance signal Y H is output, the adder 10 adds the outputs Y L and Y H of the adders 8 and 9 to output the luminance signal Y that is vertically changed with respect to the plane '1'. Will print.
예를 들어, 상기에서 저역 필터 계수 저장부(5)의 제1영역과 메모리(1)의 출력이 대응되는 경우 가산기(8)는 아래와 같은 수식과 같은 저역 휘도 신호(YL)가 발생되어진다.For example, when the first region of the low pass filter coefficient storage unit 5 and the output of the memory 1 correspond to each other, the adder 8 generates a low pass luminance signal Y L as shown in the following equation. .
YL(8)=x(1).h(22)+v(2).h(18) + x(3).h(14) + x(4).h(10) + x(5).h(6) + x(6).h(2)Y L (8) = x (1) .h (22) + v (2) .h (18) + x (3) .h (14) + x (4) .h (10) + x (5) .h (6) + x (6) .h (2)
한편, 프레임 '1'의 수직 변환이 종료되면 메모리(2)(4)에 저장된 프레임 '2'에 대한 수직 변환을 상기와 같은 동일한 동작으로 수행하게 되며 이때, 메모리(1)(3)에는 프레임 '3'이 저장되어진다.On the other hand, when the vertical conversion of the frame '1' is completed, the vertical conversion of the frame '2' stored in the memory 2 and 4 is performed in the same operation as described above. '3' is stored.
즉, 메모리(1)(3)가 라이트 동작을 할 때 메모리(2)(4)는 리드 동작을 하여 상호 교대로 반대 동작을 하게 된다.That is, when the memory 1, 3 performs a write operation, the memory 2, 4 performs a read operation to alternately perform opposite operations.
상기에서 메모리(1-4)와 저역 필터 계수 저장부(5)및 고역 필터 계수 저장부(6)는 콘트롤러(controller)(7)의 제어에 의해 제3도와 같은 타이밍에 의해 데이타의 입출력을 수행하게 된다.In the above, the memory 1-4, the low pass filter coefficient storage unit 5 and the high pass filter coefficient storage unit 6 perform input / output of data at the same timing as in FIG. 3 under the control of the controller 7. Done.
상기에서 상세히 설명한 바와 같이 본 발명은 필터를 구현할 때 곱셈기를 사용함이 없이 롬(ROM)을 채용하므로써 비용을 절감시킬 수 있는 효과가 있다.As described in detail above, the present invention has an effect of reducing costs by employing a ROM without using a multiplier when implementing a filter.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940033708A KR0129265B1 (en) | 1994-12-12 | 1994-12-12 | A video signal vertical changing apparatus of tv system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940033708A KR0129265B1 (en) | 1994-12-12 | 1994-12-12 | A video signal vertical changing apparatus of tv system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960028182A KR960028182A (en) | 1996-07-22 |
| KR0129265B1 true KR0129265B1 (en) | 1998-04-10 |
Family
ID=19401024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940033708A KR0129265B1 (en) | 1994-12-12 | 1994-12-12 | A video signal vertical changing apparatus of tv system |
Country Status (1)
| Country | Link |
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-
1994
- 1994-12-12 KR KR1019940033708A patent/KR0129265B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960028182A (en) | 1996-07-22 |
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