KR960002105B1 - 피엔(pn) 접합 구조를 갖는 반도체 소자의 제조 방법 - Google Patents
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Abstract
내용 없음.
Description
제1도 내지 제6도는 본 발명의 다이오드 제조 방법의 일예를 나타내는 단면도.
제7도 및 제8도는 산화물 제거 공정을 안전하게 실시하기 위한 방법의 일예를 나타내는 도면.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 PN 접합 구조를 갖는 다이오드의 제조 방법에 관한 것이다.
다이오드는 비선형 전압-전류 관계를 갖고 있는 반도체 장치이다. 다이오드는 고상 장치들 중에서 가장 중요한 것으로서 대부분의 전자 응용 분야에서 광범위하게 사용된다.
반도체 집적 회로용 다이오드로서 p형 다결정 실리콘층과 n형 다결정 실리콘층을 적층한 구조가 널리 사용되어 왔으나, 여기서의 다결정 실리콘층간의 경계면은 단순한 접합 구조이고, 입자 경계 구조에 기인한 누설 전류의 억제를 목적으로 하는 PN 접합 다이오드의 제조 방법은 아직 제시된 바 없다.
다만, 다이오드 자체의 개량에 대하여는 미합중국 특허 제4,719,501호에 개시되어 있다. 상기 특허에 의하면, 수소가 포함된 다결정 실리콘을 사용하여 실리콘 원자의 유리 결합(dangling bond)을 안정화시킨 다이오드가 개시되어 있다.
또한, 다결정 실리콘의 입자를 이용한 기술로서는, 다결정 실리콘을 산화할 때, 벌크(bulk) 보다도 입자의 계면(grain boundary)에서의 산화 속도가 더 빠른 것을 이용하여, 요철이 심한 다결정 실리콘 면을 얻고, 이것을 커패시터의 스토리지 전극으로 사용함으로써, 커패시터의 용량 증가에 이용하는 방법이 제시되어 있다.
다결정 실리콘은 작은 단결정 입자의 집합체이고, 각 결정 입자의 형태는 제조 프로세스에 의해 결정되어진다. 그러나, 종방향 결정의 배치가 무질서하기 때문에, 인접하는 결정 입자의 경계면, 즉 입자 경계는 일정한 결정 방향을 갖지 않게 된다. 이 부분은 원자간의 결합력이 약하기 때문에, 각 종의 전위(傳位), 불순물이 축적되어 있다. 또한 의도적으로 첨가하는 불순물도 입자 경계에는 침입하기 쉽기 때문에, 입자내 보다도 고밀도로 모이게 되고, 또한 입자 내부에 비해 깊은 부분까지 침투하고 있다.
이와 같은 현상은 화학 반응도 마찬가지여서, 다결정 실리콘을 산화하면, 입자 경계면이 산화되는 속도가 빨라 결국 입자 경계면을 따라서, 벌크 보다 두꺼운 산화물층이 깊숙한 부분까지 존재하게 된다.
다결정 실리콘은 이와 같은 성질을 갖기 때문에, n형 다결정 실리콘과 p형 다결정 실리콘을 단순히 접합하면, 입자 경계와 입자 경계와의 접촉이나 입자 경계와 결정이 접촉할 때, 오믹 접촉이 되어 누설 전류의 원인이 된다.
따라서, 본 발명의 목적은 상기와 같은 다결정 실리콘의 입자 경계의 접촉에 기인한 누설 전류를 경감시키는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 소자를 제조하는데 적합한 제조 방법을 제공하는 것이다.
상기한 목적을 달성하기 위하여, 본 발명은 미세한 단결정 입자들로 구성된 제1도전형 제1다결정 실리콘층 ; 상기 단결정 입자의 계면을 피복하고, 상기 단결정 입자의 표면 부위를 노출시킴으로써, 입자 경계간의 누설 전류를 방지하는 절연물 ; 및 상기 단결정의 노출된 표면상에 형성되어 상기 단결정과 일체화되어 있는 미세한 단결정 입자들로 구성된 제2도전형 제2다결정 실리콘층으로 구성된 반도체 소자를 제공한다.
상기한 다른 목적을 달성하기 위하여, 본 발명은 PN 접합 다이오드의 적어도 어느 한쪽의 전극이 실리콘 다결정체로 구성된 다이오드의 제조 방법에 있어서, 제1전극으로 되는 실리콘 다결정체의 표면의 적어도 일부를 산화하는 제1공정 ; 형성된 산화면의 적어도 일부를 에칭 제거하여 결정면을 노출시키면서, 입자 경계 부분에 깊게 성장한 산화물의 일부가 잔류하도록 에칭하는 제2공정 ; 및 제2전극을 형성하기 위하여 상기 산화면의 적어도 일부가 제거된 다결정체면상에 제2의 실리콘층을 침적하는 제3공정을 포함하는 것을 특징으로 하는 PN 다이오드의 제조 방법을 제공한다.
또한, 상기한 본 발명의 다른 목적은 제1다결정 실리콘층의 미세한 단결정들의 입자 표면 부위와 입자 경계부위를 산화시켜 산화물을 형성하는 제1공정 ; 상기 단결정 입자의 표면 부위에 형성된 산화물 및 상기 단결정 입자의 경계부분에 형성된 산화물의 일부를 제거하여 상기 단결정 입자의 표면 부위를 노출시키는 제2공정 ; 및 상기 노출된 단결정 입자로 구성된 제1다결정 실리콘층상에 제2다결정 실리콘층을 형성하는 제3공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법에 의해 달성될 수도 있다.
본 발명에서는, 누설 전류 발생의 하나의 원인이라고 생각되는 입자 경계 부위의 접촉을 적게 하기 위하여 제1전극으로 사용되는 다결정 실리콘의 입자 경계 표면을 절연시키는 방법을 사용한다. 절연물을 형성시키는 방법으로서는, 접합하고자 하는 면 전체를 산화하여, 단결정 입자의 표면에는 얇은 산화막을 형성하고, 단결정 입자의 경계 부분에는 깊이 침투한 산화물을 형성한 후, 얇게 형성된 산화막을 전부 제거하면서, 입자 경계를 따라서 깊이 침투한 산화물의 저부(깊은곳)는 남을 정도로 산화막을 에칭하여 제거한다. 산화방법으로서는 통상의 열산화 방법이나 플라즈마 산화 방법을 사용할 수 있고, 단결정상의 표면에 형성된 산화막의 두께와 입자 경계부의 산화막의 두께의 차이가 크도록 한다.
상기 산화막을 에칭한 후, 수소로 희석한 디클로로실란가스에 소량의 염화수소 가스를 혼합한 혼합 가스를 사용하여 CVD 방법에 의해 반대측 전극으로 되는 다결정 실리콘을 침적한다. 이 경우 통상적으로 사용하는 실리콘 침적 방법으로 대체하여도 무방하다.
PN 접합의 양 전극에의 불순물 첨가는 실리콘 침적시에 불순물 가스를 혼합할 수도 있지만, 별도로 열확산이나 이온 주입 방법에 의해 첨가할 수도 있다.
제1전극용 다결정 실리콘의 접합면은 노출된 단결정면과 산화물 즉 절연물로 피복되어 있고, 이 면위에 제2다결정 실리콘을 성장시키면, 조건에 따라서, 노출된 결정면상에만 선택적으로 다결정 실리콘이 성장하고, 산화물면상에는 공동이 생기는 경우와 전면에 다결정 실리콘이 성장하는 경우가 발생한다. 그러나, 조건 설정에 따라서, 결정면상의 제2실리콘은 제1다결정 실리콘의 각 결정 입자에 대하여 에피택시얼 성장시키는 것이 가능하다. 이 결과, 제2실리콘도 다결정으로 되지만, 결정 입자에 관하여는 제1다결정 실리콘과 제2다결정 실리콘이 일체화되어 미세한 단결정 다이오드로 되지만, 제1다결정 실리콘의 입자 경계는 절연되고, 제2다결정 실리콘의 입자 경계는 공동(void)으로 되며, 제2다결정 실리콘의 단결정 입자군으로 둘러싸여 있다. 따라서, 결정의 입자 경계가 상대방측의 전극에 접촉하여 누설 전류를 흐르게 하는 가능성은 적어지게 되고, 소기의 본 발명의 목적을 달성할 수 있다.
이하 본 발명을 하기 실시예로써 보다 구체적으로 설명한다.
[실시예]
제1도 내지 제6도는 본 발명의 다이오드 제조 방법의 일예를 나타내는 단면도들이다.
제1도 내지 제6도에서 동일한 구성요소는 동일한 부호로써 나타낸다.
제1도는 반도체 기판(1)상에 제1폴리 실리콘을 형성하기 위한 무정형 실리콘층(3)(amorphous silicon layer)을 형성하는 단계를 나타낸다. 먼저, 반도체 기판(1)상에 패드 산화막(도시 안됨)을 형성하고, 그 위에 저압 화학 기상 증착법(이하, "LPCVD"라 한다)에 의해 두께 60㎚의 무정형 실리콘층(3)을 형성한다. 구체적으로는, 상기 산화막이 형성된 반도체 기판(1)을 LPCVD 장치에 넣고, 헬륨(He)으로 희석된 20%의 실란(SiH4)가스를 송입하여, 0.2Torr의 기압에서, 540℃ 온도에서, 상기 무정형 실리콘층(3)을 형성시킨다.
동도에서, 부호 5A, 5B 및 5C는 상기 무정형 실리콘층(3)을 다결정화 할 때 초기에 형성되는 종 결정(種 結晶)을 나타낸다.
제2도는 상기 무정형 실리콘층(3)을 다결정화 하는 공정의 중간 상태를 나타낸다. 상기 무정형 실리콘층(3)을 형성한 후, 실란(SiH4)의 송입을 중지하고, 1μTorr 이하의 압력에서, 540℃의 온도에서 유지하여 무정형 실리콘을 다결정 폴리 실리콘으로 전환시킨다. 동도에서, 부호 7A, 7B 및 7C는 상기 제1도의 종결정을 핵으로하여 중간에 성장한 미세한 단결정을 나타낸다.
제3도는 다결정 실리콘층(8) 형성단계를 나타낸다. 제2도의 조건하에서 4시간 동안 유지시키면, 제3도에 도시한 바와 같이 다수의 미세한 단결정으로 구성된 다결정 실리콘층(8)을 수득한다. 동도에서, 부호9A, 9B 및 9C는 상기 다결정 폴리 실리콘층(8)을 구성하는 미세한 단결정을 나타내고, 부호 11ZA, 11AB, 11BC 및 11CD는 상기 미세한 단결정(9A, 9B 및 9C)간의 경계를 나타낸다.
다음에, 상기 수득한 다결정 실리콘층(8)에 제1도전형 불순물을 주입한다. 제1도전형 불순물로서 n형 불순물인 인(P)을 20keV의 이온 주입 에너지로 5×E13atoms/㎠의 도스량으로 주입한다. 본 실시예에서는 이상과 같이, 무정형 실리콘을 침적한 후, 이를 다결정 실리콘으로 전환시켜 다이오드를 제조하는 것을 나타내지만, 다결정 실리콘 자체를 침적시켜 다결정 실리콘층(8)을 형성시킬 수도 있다.
제4도는 상기 다결정 폴리 실리콘층(8)을 표면 산화하는 단계를 나타낸다. 제3도에서, 불순물이 주입된 다결정 폴리 실리콘층(8)을 산화시키면 도시된 바와 같이, 미세한 단결정(9A, 9B 및 9C)의 표면부위에 산화물(13A, 13B 및 13C)이 형성되고, 상기 미세한 단결정간의 입자 경계 부분(11ZA, 11AB, 11BC 및 11CD)를 따라서, 산화물이 형성된다. 부호 13ZA, 13AB, 13BC 및 13CD는 상기 미세한 단결정 실리콘(9A, 9B 및 9C)의 입자 경계 부분(11ZA, 11AB, 11BC 및 11CD)를 따라서 성장된 산화물을 나타내고, 부호 9A', 9B' 및 9C'는 표면 부분과 경계 부분이 산화에 의해 상실된 미세한 단결정을 나타낸다.
상기 표면 산화 공정은 수증기를 이용한 산화 방법으로 수행하며, 750℃의 온도에서 약 30분간 수행한다.
제5도는 상기 표면 산화 공정에 의해 형성된 산화물(13A, 13B, 13C, 13ZA, 13AB, 13BC 및 13CD)을 부분적으로 제거하여 미세한 단결정 입자(9A', 9B' 및 9C')의 표면을 노출시키는 단계를 나타낸다. 제4도 단계후, 결과물을 완충 불화수소산(buffered HF)에 약 20초간 에칭시키면, 제5도에 도시한 바와 같이, 미세한 단결정 입자(9A', 9B' 및 9C')의 상부에, 미세 단결정 입자(9A, 9B 및 9C)의 표면 부위가 산화되어 형성된 산화물(13A, 13B 및 13C)과 상기 미세한 단결정 입자(9A', 9B' 및 9C')의 경계 부분에 형성된 산화물(13ZA, 13AB, 13BC 및 13CD)의 일부가 제거되어, 미세한 단결정 입자(9A', 9B' 및 9C')의 표면 부위를 노출시킨다.
제7도 및 제8도는 상기 산화물 제거 공정을 안전하게 실시하기 위한 방법의 일 예를 나타내는 도면들이다. 제8도에서, 참조 번호 100은 에칭 용기, 참조 번호 102는 에칭액, 참조 번호 104는 반도체 웨이퍼, 참조 번호 106은 백금 전극, 참조 번호 108은 전원, 참조 번호 110은 전류계, 참조 번호 112는 클립을 각각 나타낸다.
에칭액(102)에 백금 전극(106)을 침지하고, 상기 반도체 기판(1)상에 형성된 제1다결정 실리콘층(8')의 일단에 전선을 접속하여 이 접속부를 에칭액(102)외로 끌어내고, 상기 반도체 기판(1)의 배면을 절연 도장한다. 다음에, 상기 반도체 기판(1)을 에칭액(102)으로서 불화수소산액에 침지시킨 후, 백금 전극(106)과 제1다결정 실리콘층(8)의 전선간에, 전기 화학적 반응이 일어나지 않도록 저전압 예를 들면 0.5V의 전압을 인가하여 통하는 전류를 모니터한다. 다음에, 전류가 급증한 후, 증가 속도가 저하하는 시점에서 에칭을 정지한다. 제8도는 시간 경과에 따라 상기 전류의 변화를 나타내는 그래프이다. 동도에서, 가로축은 시간을 나타내고, 세로축은 전류를 나타내고, I0는 누설전류를 나타내고, t1은 결정 입자의 표면이 노출하기 시작하는 시점을 나타내고, t2는 결정 입자의 표면의 노출이 끝나는 시점을 나타내고, t3는 에칭을 정지하는 시점을 나타낸다.
제8도에 나타낸 바와 같이, 에칭을 하는 동안에 전류는 일정하다가, 결정 입자의 표면이 노출하면서, 전류가 급격히 증가하고, 결정 입자의 표면 노출이 끝날 무렵에는 전류의 증가가 감소하게 된다. 전류의 증가가 감소하는 시점에서 상기 에칭을 정지한다.
마찬가지로, 플라즈마 에칭 방법을 사용하는 경우에도, 제1다결정 실리콘의 하지 물질을 노출시킨 시점에서, 발광등을 체크하여 일정시간 오바에칭한 후, 정지하면 된다.
제6도는 다결정 실리콘을 성장시켜 제2다결정 실리콘층(18)을 형성하는 단계를 나타낸다. 구체적으로는, 제5도에서 그 표면 부위가 노출된 미세한 단결정 입자(9A', 9B' 및 9C')가 형성되어 있는 반도체 기판(1)을 2%의 불산액에 30초간 침지시킨 후, 수세 및 건조시킨다. 다음에, 질소(N2) 가스로 퍼지(purge)되어 있는 로내로 상기 반도체 기판(1)을 반입한다. 상기 로로부터 가스를 배기시켜 압력을 0.1Torr 이하로 저하시킨다. 다음에, 상기 로내에 수소(H2) : 염화수소(HCl) : 디클로로 실란(SiH2Cl2)=2,000 : 1: 10의 부피비로 혼합시킨 혼합가스를 도입하여, 25Torr의 압력에서, 800℃의 온도에서, 두께 200㎚의 제2다결정 실리콘층(18)을 형성시킨다. 형성된 제2다결정 실리콘층(18)의 입자 경계는 제1다결정 실리콘층의 입자 경계와는 직접 접촉되어 있지 않다.
동도에서, 부호 15A, 15B 및 15C는 상기 다결정 실리콘층(18)의 미세한 단결정 실리콘 입자를 나타내고, 부호 17ZA, 17AB, 17BC 및 17CD는 공동(void) 또는 제2다결정 실리콘층의 미세한 단결정 입자(15A, 15B 및 15C)의 경계를 나타낸다.
상기 제2다결정 실리콘층은 제1다결정 실리콘층의 제조에서와 마찬가지로, 무정형 실리콘을 침적한 후, 열처리하여 형성시킬 수도 있다.
다음에, 제2불순물을 도입하여 본 발명의 PN 다이오드를 완성한다. 구체적으로는, 제2불순물로서는 p형 불순물인 붕소를 40keV의 이온 에너지로, 5×E14atoms/㎠의 도스량으로 주입한 후, 질소 분위기에서, 950℃의 온도에서 1시간 동안 아닐링하여 본 발명의 다이오드를 수득한다.
본 발명에 의하면, 다결정 실리콘층의 입자 경계와 제2다결정 실리콘 입자의 직접 접촉을 방지하였기 때문에, PN 접합의 특성이 개선되어 단결정 다이오드에 가까운 다결정 실리콘 다이오드를 제조할 수 있다.
이상, 본 발명을 상기 실시예로써 설명하였지만, 본 발명은 이에 한정되는 것은 아니고, 당업자의 통상적인 지식의 범위내에서, 그 변형이나 개량이 가능하다.
Claims (6)
- PN 접합 다이오드의 적어도 어느 한쪽의 전극이 실리콘 다결정체로 구성된 다이오드의 제조 방법에 있어서, 제1전극으로 되는 실리콘 다결정체의 표면의 적어도 일부를 산화하는 제1공정; 형성된 산화면의 적어도 일부를 에칭 제거하여 결정면을 노출시키면서, 입자 경계 부분에 깊게 성장한 산화물의 일부가 잔류하도록 에칭하는 제2공정 ; 및 제2전극을 형성하기 위하여 상기 산화면의 적어도 일부가 제거된 다결정체면상에 제2의 실리콘층을 침적하는 제3공정을 포함하는 것을 특징으로 하는 PN 다이오드의 제조 방법.
- 제1항에 있어서, 상기 제1 및 제2 전극은 무정형 실리콘을 침적한 후 열처리하여 실리콘 다결정체로 전환시켜 형성하는 것을 특징으로 하는 PN 다이오드의 제조 방법.
- 미세한 단결정 입자들로 구성된 제1도전형 제1다결정 실리콘층 ; 상기 단결정 입자의 경계를 경계부분을 피복하고, 상기 단결정 입자의 표면 부위를 노출시킴으로써, 입자 경계간의 누설 전류를 방지하는 절연물; 및 상기 단결정의 노출된 표면상에 형성되어 상기 단결정과 일체화되어 있는 미세한 단결정 입자들로 구성된 제2도전형 제2다결정 실리콘층으로 구성된 반도체 소자.
- 제1다결정 실리콘층의 미세한 단결정들의 입자 표면 부위와 입자 경계부위를 산화시켜 산화물을 형성하는 제1공정 ; 상기 단결정 입자의 표면 부위에 형성된 산화물 및 상기 단결정 입자의 경계부분에 형성된 산화물의 일부를 제거하여 상기 단결정 입자의 표면 부위를 노출시키는 제2공정 ; 및 상기 노출된 단결정입자로 구성된 제1다결정 실리콘층상에 실리콘을 침적하여 제2다결정 실리콘층을 형성하는 제3공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서, 상기 제1다결정 실리콘층은 n형 불순물이 주입되어 있고, 상기 제2다결정 실리콘층은 p형 불순물이 주입되어 있음을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서, 상기 제1 및 제2다결정 실리콘층은 무정형 실리콘을 침적한 후, 열처리하여 형성시킴을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019930003211A KR960002105B1 (ko) | 1993-03-04 | 1993-03-04 | 피엔(pn) 접합 구조를 갖는 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930003211A KR960002105B1 (ko) | 1993-03-04 | 1993-03-04 | 피엔(pn) 접합 구조를 갖는 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR940022926A KR940022926A (ko) | 1994-10-22 |
| KR960002105B1 true KR960002105B1 (ko) | 1996-02-10 |
Family
ID=19351620
Family Applications (1)
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| KR1019930003211A KR960002105B1 (ko) | 1993-03-04 | 1993-03-04 | 피엔(pn) 접합 구조를 갖는 반도체 소자의 제조 방법 |
Country Status (1)
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| KR (1) | KR960002105B1 (ko) |
-
1993
- 1993-03-04 KR KR1019930003211A patent/KR960002105B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940022926A (ko) | 1994-10-22 |
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