KR950704790A - FLASH MEMORY SYSTEM, AND METHODS OF CONSTRUCTING AND UTILIZING SAME - Google Patents

FLASH MEMORY SYSTEM, AND METHODS OF CONSTRUCTING AND UTILIZING SAME

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KR950704790A
KR950704790A KR1019950701733A KR19950701733A KR950704790A KR 950704790 A KR950704790 A KR 950704790A KR 1019950701733 A KR1019950701733 A KR 1019950701733A KR 19950701733 A KR19950701733 A KR 19950701733A KR 950704790 A KR950704790 A KR 950704790A
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브라이언 에이. 히가티
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Abstract

N채널 SNOS 또는 SONOS형 메모리 어래이(100)는 소거될때 공급전압 Vcc보다 작은 음의, 소의 모드 임계치를, 프로그램될때 양의 임계치를 가진 프로그램가능 메모리상태를 가진다. 판독중에, 공급전압 Vcc는 드레인(16)에 가해지고, Vcc-Vds, sat보다 작은 양의 전압 VR은 소스(14)에 가해지며, Vds, sat는 장치의 포화전압이다. 또한 기준전압은 판독동작중에 기판(11)에 가해질 수 있다. 선택된 장티는 게이트(12)에 가해진 VR을 가지면, 금지된 장치는 게이트(12)에 가해지는 그라운드 또는 기판전위 Vss를 가진다The N-channel SNOS or SONOS type memory array 100 has a programmable memory state with a negative, small mode threshold that is less than the supply voltage V cc when erased and a positive threshold when programmed. During reading, the supply voltage V cc is applied to the drain 16, a positive voltage V R less than V cc -V ds, sat is applied to the source 14, and V ds, sat is the saturation voltage of the device. The reference voltage can also be applied to the substrate 11 during the read operation. If the selected fault has V R applied to the gate 12, the forbidden device has a ground or substrate potential V ss applied to the gate 12.

Description

플래시 메모리 장치, 및 이의 제조 및 사용방법(FLASH MEMORY SYSTEM, AND METHODS OF CONSTRUCTING AND UTILIZING SAME)FLASH MEMORY SYSTEM, AND METHODS OF CONSTRUCTING AND UTILIZING SAME

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제1도는 본 발명의 바람직한 실시예에 따른 단일 메모리셀의 개략도이다. 제2도는 본 발명에 따른 바람직한 실시예에 따른 메모리셀의 어래이의 개략도이다, 제3도는 제2도에 도시된 셀어래이의 한 실시예의 평면도이다.1 is a schematic diagram of a single memory cell according to a preferred embodiment of the present invention. 2 is a schematic diagram of an array of memory cells in accordance with a preferred embodiment of the present invention. FIG. 3 is a plan view of one embodiment of the cell array shown in FIG.

Claims (45)

반도체기판; 상기 기판에 형성되는 메모리트랜지스터로서, 상기 메모리트랜지스터가 소거될때 Vcc보다 작은 크기의 음의 트랜지스터임계치를 형성하고 상기 메모리트랜지스터가 프로그램될때 다른 임계치를 형성하는 프로그램가능 메모리상태를 가진 유전체 메모리재료와, 소스, 드레인, 및 게이트를 가지는 메모리트랜지스터; 드레인에 가해지는 공급전압 Vcc, 및 상기 공급전압보다 작으며 소스 및 게이트에 가해지는 판독전압 Vr을 포함하는 판독 바이어싱전압을 선택하여 상기 트랜지스터의 게이트, 드레인, 및 소스에 공급하는 바이어싱회로; 및 상기 유전체 메모리재료의 프로그램가능 상태에 따라 상기 메모리트랜지스터의 드레인에 발생한 전류를 감지하는 감지회로를 포함하는 것을 특징으로 하는 비휘발성 집적 메모리회로.Semiconductor substrates; And a memory transistor is formed on the substrate, a dielectric memory material wherein the memory transistors are formed in the transistor threshold value of the size smaller than V cc when muted and with a programmable memory state to form a different threshold value is the memory transistor when the program, A memory transistor having a source, a drain, and a gate; A biasing voltage is selected to supply the gate, the drain, and the source of the transistor by selecting a supply biasing voltage V cc applied to the drain and a read voltage V r smaller than the supply voltage and including a read voltage V r applied to the source and the gate. Circuit; And a sensing circuit for sensing a current generated in a drain of the memory transistor in accordance with a programmable state of the dielectric memory material. 제1항에 있어서, 상기 바이어싱회로는 기판에 전압을 제공하는 회로를 더포함하는 것을 특징으로 하는 비휘발성 집적 메모리회로.The nonvolatile integrated memory circuit of claim 1, wherein the biasing circuit further comprises a circuit for providing a voltage to a substrate. 제2항에 있어서, 기판에 공급된 상기 전압은 기준전위 Vss인 것을 특징으로 하는 비휘발성 집적 메모리회로.The nonvolatile integrated memory circuit of claim 2, wherein the voltage supplied to the substrate is a reference potential V ss . 제3항에 있어서, 상기 기준전위는 그라운드인 것을 특징으로 하는 비휘발성 집적 메모리회로.4. The nonvolatile integrated memory circuit according to claim 3, wherein the reference potential is ground. 제3항에 있어서, 상기 기준전위는 그라운드보다 작은 Vr인 것을 특징으로 하는 비휘발성 집적 메모리회로.4. The nonvolatile integrated memory circuit of claim 3, wherein the reference potential is V r smaller than ground. 제1항에 있어서, 상기 유전체 메모리재료는 산화물, 옥시질화물, 강전기재료, 규소-부화산화물, 질화규소, 옥시질화규소, 규소-부화이산화규소, 5산화탄탈, 탄화물, 세라믹, 산화알루미늄, 탄화규소 및 강전기재료를 포함하는 그룹으로 부터 선택되는 것을 특징으로 하는 비휘발성 집적 메모리회로.The dielectric memory material of claim 1, wherein the dielectric memory material comprises oxide, oxynitride, ferroelectric material, silicon-dioxide oxide, silicon nitride, silicon oxynitride, silicon-dioxide silicon dioxide, tantalum pentoxide, carbide, ceramic, aluminum oxide, silicon carbide and Non-volatile integrated memory circuit, characterized in that selected from the group containing ferroelectric material. 제1항에 있어서, 상기 유전체 메모리재료는 다충 유전체인 것을 특징으로 하는 비휘발성 집적 메모리회로.2. The nonvolatile integrated memory circuit according to claim 1, wherein the dielectric memory material is a multi-layer dielectric. 제7항에 있어서, 다중 유전체는 SNOS인 것을 특징으로 하는 비휘발성 집적 메모리회로.8. The nonvolatile integrated memory circuit of claim 7, wherein the multiple dielectrics are SNOS. 제7항에 있어서, 상기 다중 유전체는 SNOS인 것을 특징으로 하는 비휘발성 집적 메모리회로.8. The nonvolatile integrated memory circuit of claim 7, wherein the multiple dielectrics are SNOS. 제1항에 있어서, 상기 판독전압은 메모리 트랜지스터가 새롭게 소거된후에 메모리 트랜지스터의 임계전압보다 크기가 큰것을 특징으로 하는 비휘발성 집적 메모리회로.The nonvolatile integrated memory circuit of claim 1, wherein the read voltage is greater than a threshold voltage of the memory transistor after the memory transistor is newly erased. 제1항에 있어서, 상기 판독전압은 Vcc-Vds, sat보다 작으며, Vds, sat는 메모리 트랜지스터의 포화전압인 것을 특징으로 하는 비휘발성 집적 메모리회로.The nonvolatile integrated memory circuit of claim 1, wherein the read voltage is less than V cc −V ds, sat , and V ds, sat is a saturation voltage of a memory transistor. 반도체기판; 상기 기판에 형성되는 다수의 어드래스가능 메모리트랜지스터로서, 상기 메모리트랜지스터가 소거될때 Vcc보다 작은 크기의 음의 트랜지스터임계치를 형성하고 상기 메모리트랜지스터가 프로그램될때 다른 임계치를 형성하는 프로그램가능 메모리상태를 가진 유전체 메모리재료와, 소스, 드레인, 및 게이트를 각각, 가지는 메모리트랜지스터; 드레인에 가해지는 공급전압 Vcc및 상기 공급전압보다 작으며 소스 및 게이트에 가해지는 판독전압r을 포함하는 판독 바이어싱전압을 선택하여 메모리 트랜지스터중 적어도 하나의 어드래스된 트랜지스터의 게이트, 드레인, 및 소스에 공급하는 바이어싱회로; 및 상기 어드래스된 메모리 트랜지스터의 유전체 메모리재료의 프로그램 가능 상태에 따라 상기 메모리트랜지스터의 드레인에 발생한 전류를 감지하는 감지회로를 포함하는 것을 특징으로 하는 비휘발성 집적 메모리 어래이.Semiconductor substrates; A plurality of word Madras available memory transistors formed on the substrate, the memory transistors are formed in the transistor threshold value of the small size is narrower than the V cc when erasure and with a programmable memory state to form a different threshold value is the memory transistor when the program A memory transistor having a dielectric memory material and a source, a drain, and a gate, respectively; Selecting a read biasing voltage that is applied to a drain, the supply voltage V cc and a read voltage r less than the supply voltage and applied to a source and a gate, thereby selecting a gate, a drain of an addressed transistor of at least one of the memory transistors, and A biasing circuit for supplying the source; And a sensing circuit for sensing a current generated in a drain of the memory transistor in accordance with a programmable state of a dielectric memory material of the addressed memory transistor. 제12항에 있어서, 어드래스되지 않은 메모리 트랜지스터를 선택에서 제외하는 회로를 더 포함하는 것을 특징으로 하는 비휘발성 집적 메모리 어래이.13. The nonvolatile integrated memory array of claim 12, further comprising circuitry for excluding unaddressed memory transistors. 제13항에 있어서, 상기 바이어싱회로는 기판에 전압을 제공하는 회로를 더포함하는 것을 특징으로 하는 비휘발성 집적 메모리 어래이.14. The nonvolatile integrated memory array of claim 13, wherein the biasing circuit further comprises a circuit for providing a voltage to a substrate. 제14항에 있어서, 기판에 공급된 상기 전압은 기준전위 Vss인 것을 특징으로 하는 비휘발성 집접 메모리 어래이.The nonvolatile integrated memory array of claim 14, wherein the voltage supplied to the substrate is a reference potential V ss . 제14항에 있어서, 기판에 공급된 상기 전압은 그라운드보다 작은 Vr인 것을 특징으로 하는 비휘발성 집적 메모리어래이.15. The nonvolatile integrated memory array of claim 14, wherein the voltage supplied to the substrate is V r less than ground. 제15항에 있어서, 상기 기준전위는 그라운드인 것을 특징으로 하는 비휘발성 집적 메모리어래이.16. The nonvolatile integrated memory array of claim 15, wherein the reference potential is ground. 제14항에 있어서, 어드래스되지 않은 메모리 트랜지스터를 선택에서 제외하는 회로는 어드래스되지 않은 메모리 트랜지스터의 게이트, 드레인 및 소스에 선택된 금지 바이어싱 전압을 공급하는 회로를 포함하며, 상기 금지 바이어싱 전압은 드레인에 가해지는 공급전압 Vcc, 상기 공급전압보다 작으며 소스에 가해지는 판독 전압 Vr, 및 게이트와 기판에 가해지는 기준전위 Vss을 포함하는 것을 특징으로 하는 비휘발성 집적 메모리어래이.15. The circuit of claim 14, wherein circuitry for excluding unaddressed memory transistors comprises circuitry for supplying selected forbidden biasing voltages to gates, drains, and sources of unaddressed memory transistors. Is a supply voltage V cc applied to the drain, a read voltage V r less than the supply voltage, and a reference potential V ss applied to the gate and the substrate. 제12항에 있어서, 상기 유전체 메모리재료는 산화물, 옥시질화물, 강전기재료, 규소-부화산화물, 질화규소, 옥시질화규소, 규소-부화이산화규소, 5산화탄탈, 탄화물, 세라믹, 산화알루미늄, 탄화규소 및 강전기 재료를 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 비휘발성 집적 메모리어래이.13. The dielectric memory material of claim 12, wherein the dielectric memory material comprises oxides, oxynitrides, ferroelectric materials, silicon-dioxide oxides, silicon nitrides, silicon oxynitrides, silicon-dioxide silicon dioxides, tantalum pentoxide, carbides, ceramics, aluminum oxides, silicon carbides, A nonvolatile integrated memory array, characterized in that it is selected from the group comprising ferroelectric materials. 제12항에 있어서, 상기 유전체 메모리재료는 다층 유전체인 것을 특징으로 하는 비휘발성 집적 메모리어래이.13. The nonvolatile integrated memory array of claim 12, wherein the dielectric memory material is a multilayer dielectric. 제20항에 있어서, 상기 다층 유전체는 SONO인 것을 특징으로 하는 비휘발성 집적 메모리어래이.21. The nonvolatile integrated memory array of claim 20, wherein the multilayer dielectric is SONO. 제20항에 있어서, 상기 다층 유전체는 SONOS인 것을 특징으로 하는 비휘발성 집적 메모리어래이.21. The nonvolatile integrated memory array of claim 20, wherein the multilayer dielectric is SONOS. 제12항에 있어서, 상기 판독전압은 메모리 트랜지스터가 새롭게 소거된후에 메모리 트랜지스터의 임계전압보다 크기가 큰 것을 특징으로 하는 비휘발성 집적 메모리어래이.The nonvolatile integrated memory array of claim 12, wherein the read voltage is greater than a threshold voltage of the memory transistor after the memory transistor is newly erased. 제12항에 있어서, 상기 판독전압은 Vcc-Vds, sat보다 작으며, Vds, sat는 메모리 트랜지스터의 포화전압인 것을 특징으로 하는 비휘발성 집적 메모리 어래이.The nonvolatile integrated memory array of claim 12, wherein the read voltage is less than V cc −V ds, sat , and Vds, sat is a saturation voltage of the memory transistor. 상기 메모리트랜지스터가 소거될때 Vcc보다 작은 크기의 음의 트랜지스터 임계치를 형성하고, 상기 메모리트랜지스터가 프로그램될때 다른 임계치를 형성하는 프로그램가능 메모리상태를 가진 유전체 메모리재료, 소스, 드레인, 및 게이트를 가지는 단일 메모리트랜지스터를 가진 적어도 하나의 메모리셀을 가진 비휘발성 집적 메모리회로를 동작시키는 방법에 있어서, 드레인에 가해지는 공급전압 Vcc, 및 상기 공급전압보다 작으며 소스 및 게이트에 가해지는 판독전압 Vr을 포함하는 판독 바이어싱전압을 상기 메모리트랜지스터에 공급하는 단계; 및 상기 유전체 메모리재료의 프로그램된 상태에 따라 상기 메모리트랜지스터의 드레인에 발생한 전류를 감지하는 단계를 포함하는 것을 특징으로 하는 방법.A single having a dielectric memory material, a source, a drain, and a gate having a programmable memory state that forms a negative transistor threshold of magnitude less than V cc when the memory transistor is erased and that forms a different threshold when the memory transistor is programmed. A method of operating a nonvolatile integrated memory circuit having at least one memory cell having a memory transistor, the method comprising: a supply voltage V cc applied to a drain and a read voltage V r less than the supply voltage and applied to a source and a gate; Supplying a read biasing voltage to the memory transistor; And sensing current generated at the drain of the memory transistor in accordance with the programmed state of the dielectric memory material. 제25항에 있어서, 기판에 전압을 가함으로써 판독 바이어싱전압을 제공하는 단계를 더포함하는 것을 특징으로 하는 방법.27. The method of claim 25, further comprising providing a read biasing voltage by applying a voltage to the substrate. 제26항에 있어서, 기판에 전압을 가하는 단계는 상기 기판에 기준전위 Vss를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.27. The method of claim 26, wherein applying a voltage to the substrate comprises providing a reference potential V ss to the substrate. 제25항에 있어서, 산화물, 옥시질화물, 강전기재료, 규소-부화산화물, 질화규소, 옥시질화규소, 규소-부화이산화규소, 5산화탄탈, 탄화물, 세라믹, 산화알루미늄, 탄화규소 및 강전기재료를 포함하는 그룹으로부터 상기 유전체 재료를 선택하는 단계를 더 포함하는 것을 특징으로 하는 방법.27. The method according to claim 25, comprising oxides, oxynitrides, ferroelectric materials, silicon-dioxide oxides, silicon nitrides, silicon oxynitrides, silicon-enriched silicon dioxides, tantalum pentoxides, carbides, ceramics, aluminum oxides, silicon carbides and ferroelectric materials. Selecting the dielectric material from the group. 제25항에 있어서, 다층 유전체로부터 상기 유전체 메모리재료를 형성하는 단계를 더포함하는 것을 특징으로 하는 방법.27. The method of claim 25, further comprising forming the dielectric memory material from a multilayer dielectric. 제25항에 있어서, SNOS로부터 상기 유전체 메모리재료를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.27. The method of claim 25, further comprising forming the dielectric memory material from SNOS. 제25항에 있어서, SONOS로부터 상기 유전체 메모리재료를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.27. The method of claim 25, further comprising forming the dielectric memory material from SONOS. 제25항에 있어서, 메모리 트랜지스터가 새롭게 소거된후에 메모리트랜지스터의 임계전압보다 크기가 크도록 상기 판독전압을 설정하는 단계를 더 포함하는 것을 특징으로 하는 방법.27. The method of claim 25, further comprising setting the read voltage to be greater than a threshold voltage of the memory transistor after the memory transistor is newly erased. 제25항에 있어서, 메모리 트랜지스터의 포화전압인 Vcc-Vds, sat보다 작도록 상기 판독전압을 설정하는 단계를 더 포함하는 것을 특징으로 하는 방법.27. The method of claim 25, further comprising setting the read voltage to be less than V cc -V ds, sat, which is the saturation voltage of a memory transistor. 메모리트랜지스터가 소거될때 Vcc보다 작은크기의 음의 트랜지스터 임계치를 형성하고 상기 메모리트랜지스터가 프로그램될때 다른 임계치를 형성하는 프로그램가능 메모리상태를 가진 유전체 메모리재료, 소스, 드레인, 및 게이트를 가지는 단일 메모리트랜시스터를, 각각 가진 비휘발성 집적 메모리셀의 어래이를 판독하는 방법에 있어서, 드레인에 가해지는 공급전압 Vcc, 및 상기 공급전압보다 작으며 소스 및 게이트에 가해지는 판독전압 Vr을 포함하는 판독 바이어싱전압을 메모리 트랜지스터에 공급하는 단계; 및 상기 유전체 메모리재료의 프로그램된 상태에 따라 상기 메모리트랜지스터의 드레인에 발생한 전류를 감지하는 단계를 포함하는 것을 특징으로 하는 방법.A single memory transistor with a dielectric memory material, source, drain, and gate having a programmable memory state that forms a negative transistor threshold of less than V cc when the memory transistor is erased and another threshold when the memory transistor is programmed. A method of reading arrays of nonvolatile integrated memory cells each having a sister, comprising: a read via comprising a supply voltage V cc applied to a drain and a read voltage V r that is less than the supply voltage and applied to a source and a gate; Supplying a sing voltage to a memory transistor; And sensing current generated at the drain of the memory transistor in accordance with the programmed state of the dielectric memory material. 제34항에 있어서, 어드래스되지 않은 셀의 메모리 트랜지스터를 선택에서 제외시키는 단계를 더 포함하는 것을 특징으로 하는 방법.35. The method of claim 34, further comprising excluding memory transistors of unaddressed cells from the selection. 제35항에 있어서, 어드레스되지 않은 셀의 메모리 트랜지스터를 선택에서 제외하는 단계는 어드래스되지 않은 셀의 메모리 트랜지스터의 게이트, 드레인, 및 소스에 선택된 금지 바이어싱 전압을 공급하는 단계를 더포함하며, 상기 금지 바이어싱 전압은 드레인에 가해지는 공급전압 Vcc상기 공급 전압보다 작으며 소스에 가해지는 판독전압 Vr, 및 게이트와 기판에 가해지는 기준전위 Vss을 포함하는 것을 특징으로 하는 방법.36. The method of claim 35, wherein excluding memory transistors in unaddressed cells further comprises supplying selected forbidden biasing voltages to gates, drains, and sources of memory transistors in unaddressed cells. Wherein the forbidden biasing voltage is less than the supply voltage V cc applied to the drain and comprises a read voltage V r applied to the source and a reference potential V ss applied to the gate and the substrate. 제34항에 있어서, 기판에 바이어싱전압을 제공하는 단계를 더포함하는 것을 특징으로 하는 방법.35. The method of claim 34, further comprising providing a biasing voltage to the substrate. 제37항에 있어서, 기판에 판독 바이어싱전압을 가하는 단계는 상기 기판에 기준전위 Vss를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.38. The method of claim 37, wherein applying a read biasing voltage to the substrate comprises providing a reference potential V ss to the substrate. 제37항에 있어서, 기판에 판독 바이어싱전압을 가하는 단계는 상기 기판에 그라운드보다 작은 기준전위 Vr를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.38. The method of claim 37, wherein applying a read biasing voltage to the substrate comprises providing a reference potential V r less than ground to the substrate. 제34항에 있어서, 산화물, 옥시질화물, 강전기재료, 규소-부화산화물, 질화규소, 옥시질화규소, 규소-부화이산화규소, 5산화탄탈, 탄화물, 세라믹, 산화알루미늄, 탄화규소 및 강전기재료를 포함하는 그룹으로부터 상기 유전체 재료를 선택하는 단계를 더 포함하는 것을 특징으로 하는 방법.35. The method of claim 34, including oxides, oxynitrides, ferroelectric materials, silicon-dioxide oxides, silicon nitrides, silicon oxynitrides, silicon-enriched silicon dioxides, tantalum pentoxides, carbides, ceramics, aluminum oxides, silicon carbides, and ferroelectric materials. Selecting the dielectric material from the group. 제34항에 있어서, 다층 유전체로부터 상기 유전체 메모리재료를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.35. The method of claim 34, further comprising forming the dielectric memory material from a multilayer dielectric. 제41항에 있어서, SNOS로부터 상기 유전체 메모리재료를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.42. The method of claim 41, further comprising forming the dielectric memory material from SNOS. 제41항에 있어서, SONOS로부터 상기 유전체 메모리재료를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.42. The method of claim 41, further comprising forming the dielectric memory material from SONOS. 제34항에 있어서, 메모리 트랜지스터가 새롭게 소거된후에 메모리 트랜지스터의 임계전압보다 크기가 크도록 상기 판독전압을 설정하는 단계를 더 포함하는 것을 특징으로 하는 방법.35. The method of claim 34, further comprising setting the read voltage to be greater than a threshold voltage of the memory transistor after the memory transistor is newly erased. 제34항에 있어서, 메모리 트랜지스터의 포화전압인 Vcc-Vds, sat보다 작도록 상기 판독전압을 설정하는 단계를 더 포함하는 것을 특징으로 하는 방법.35. The method of claim 34, further comprising setting the read voltage to be less than the saturation voltage of the memory transistor, V cc -V ds, sat . ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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