KR950020351A - Signal / Alarm Status Display Test Circuit of NAS / CEPT Converter - Google Patents

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KR950020351A
KR950020351A KR1019930031122A KR930031122A KR950020351A KR 950020351 A KR950020351 A KR 950020351A KR 1019930031122 A KR1019930031122 A KR 1019930031122A KR 930031122 A KR930031122 A KR 930031122A KR 950020351 A KR950020351 A KR 950020351A
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KR
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alarm
signal
cept
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KR1019930031122A
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Inventor
장기욱
Original Assignee
정장호
엘지정보통신 주식회사
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Abstract

본 발명은 엔에이에스/씨이피티(NAS/CEPT) 변환장치의 각 채널 및 모든 채널의 신호 상태 및 트렁크 단위의 경보시 경보상태를 측정할 수 있게 표시해주는 장치에 관한 것으로 특히 시험자가 채널의 신호 상태 및 경보 상태를 확인 측정하도록 한 시험장치에 관한 것이다. 종래의 기술은 선로 신호 상태나 경보상태를 확인시 순간적으로 변하는 랜덤한 선로신호 및 경보상태를 실시간 상태로 확인할 수 없었다. 따라서, 본 발명은 NAS/CEPT 변환장치의 선로신호 및 경보신호 상태를 실시간 처리되고 있는지 시험 확인할 수 있도록 운용 터미널과의 사이에 접속되는 NAS/CEPT 변환장치의 신호/경보상태표시 시험회로를 구성한 것임.The present invention relates to a device for displaying the signal status of each channel and all channels of the NAS / CEPT converter and the alarm status can be measured when the alarm in the trunk unit, in particular, the tester to the signal status of the channel And a test apparatus for confirming and measuring the alarm condition. The prior art could not confirm the random line signal and alarm state which changes instantaneously when checking the line signal state or the alarm state in real time. Accordingly, the present invention constitutes a signal / alarm state display test circuit of a NAS / CEPT converter connected to an operation terminal so as to test whether the line signal and the alarm signal state of the NAS / CEPT converter are processed in real time. .

Description

엔에이에스/씨이피티(NAS/CEPT) 변환장치의 신호/경보 표시 시험회로Signal / Alarm Display Test Circuit of NAS / CEPT Inverter

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제2도는 본 발명에 의한 시스템 구성회로 블럭도.2 is a block diagram of a system configuration circuit according to the present invention.

제3도는 본 발명에 의한 신호/경보상태 표시 시험기 상세회로도.3 is a detailed circuit diagram of a signal / alarm condition display tester according to the present invention.

Claims (4)

운용 터미널(2)과 NAS/CEPT 변환장치의 경보회로(3)사이에 NAS/CEPT 변환장치의 선로신호 및 경보신호 상태를 실시간 처리하여 시험 확인하기 위한 신호/경보상태 표시 시험기(1)를 연결하여 구성하는 것을 특징으로 하는 엔에이에스/씨이피티(NAS/CEPT) 변환장치의 선로 신호/경보 상태 표시 시험회로.Between the operating terminal (2) and the alarm circuit (3) of the NAS / CEPT converter, connect the signal / alarm status indication tester (1) to check the test by real-time processing the line signal and the alarm signal status of the NAS / CEPT converter. Line / signal status display test circuit of the NAS / CEPT (NAS / CEPT) converter characterized in that the configuration. 제1항에 있어서, 상기 선로신호/경보상태 표시 시험기(1)는 시험하기 위한 신호/경보용 데이터와 어드레스 및 제어신호를 저장하여 액정표시장치를 통해 외부로 표시하고 프로그램된 시험 메뉴를 선택하도록 된 서브보오드(1B)와, NAS/CEPT 변환장치의 경보회로(3)에서 송, 수신되는 선로신호 및 경보신호를 인터페이스를 통해 상기 서브보오드로 전송하고 상기 서브보오드에서 선택 시험하는 경보 및 선로신호를 외부로 표시하는 메인보오드(1A)로 구성하는 것을 특징으로 하는 엔에이에스/씨이피티(NAS/CEPT) 변환장치의 신호/경보 상태 표시 시험회로.The test device according to claim 1, wherein the line signal / alarm condition display tester 1 stores the signal / alarm data for testing and the address and control signal to be displayed externally through the liquid crystal display and to select a programmed test menu. The sub-board 1B and the line and alarm signals transmitted and received by the alarm circuit 3 of the NAS / CEPT converter to the sub-board via an interface, and the alarm and the line signals to be selectively tested by the sub-board. A signal / alarm state display test circuit of an NAS / CEPT converter, comprising: a main board (1A) for displaying the signal to the outside. 제2항에 있어서, 상기 서브보오드(1B)는 운용 터미널(2)로 케이블(RS232C)을 통해 연결되는 터미널 연결부(160)와, 시험장치 전체를 제어하는 중앙처리장치 (170)와, 상기 중앙처리장치로 기준클럭을 발생시키는 클러부(180)와, 시험용 선로 및 경보신호에 대한 데이터와 어드레스등을 저장하는 메모리부(200)와, 메모리의 어드레스를 디코딩하는 디코딩부(190)와, 시험 및 표시동작을 실시간 처리하기 위한 실시간 클러부(220)와, 시험용 메뉴를 표시하고 선택하는 액정표시부(230) 및 키 판독부(240)와, 상기 각 부를 어드레스버스(AB)와 데이터버스(DB)와 제어버스 (DB)를 통해 메인보오드로 연결하기 위한 서브보오드 연결부(210)로 구성하는 것을 특징으로 하는 엔에이에스/씨이피티(NAS/CEPT) 변환장치의 신호/경보 표시 시험회로.According to claim 2, The sub-board (1B) is a terminal connection unit 160 connected to the operation terminal 2 via a cable (RS232C), a central processing unit 170 for controlling the entire test apparatus, and the central A clutch unit 180 for generating a reference clock in the processing apparatus, a memory unit 200 for storing data and addresses for test lines and alarm signals, a decoding unit 190 for decoding the address of the memory, and a test And a real-time clutter unit 220 for real-time processing of the display operation, a liquid crystal display unit 230 and a key reader unit 240 for displaying and selecting a test menu, and the respective units are referred to as an address bus AB and a data bus DB. And a signal / alarm display test circuit of an NAS / CEPT (NAS / CEPT) converter, comprising: a sub-board connection unit 210 for connecting to a main board through a control bus (DB). 제2항에 있어서, 상기 메인보오드(1A)는 NAS/CEPT 변환장치의 경보회로(3)에서 송, 수신되는 각각의 선로신호 경보신호를 인터페이스 하기위한 송신 T1인터페이스부(10) 수신 T1인터페이스부(20) T1인터페이스부(30)와, 수신 E1인터페이스부(40)와, 제1-제4 마이크로프로세서 인터페이스부(60-90)와, 상기 각 인터페이스에 동기클럭을 발생시켜 주는 클럭발생부(50)와, 각 선로신호 및 경보신호의 시험상태를 외부로 표시해주는 액정표시부(110-140) 및 경보 상태표시부(150)와, 상기 각부를 어드레스버스(AB)와 데이터버스(DB)와 제어버스(CB)를 통해 메인보오드로 연결하기 위한 메인보오드 연결부(100)로 구성하는 것을 특징으로 하는 엔에이에스/씨이피티(NAS/CEPT) 변환장치의 선로 신호/경보 상태 표시 시험회로.The method of claim 2, wherein the main boards (1A) is sent to the interface to each of the line signal the alarm signal is transmitted and received, in the alarm circuit (3) of the NAS / CEPT converter T 1 interface unit 10 receives T 1 Interface unit 20 T 1 interface unit 30, receiving E 1 interface unit 40, the first to fourth microprocessor interface unit 60-90, and generates a synchronous clock on each of the interfaces The clock generation unit 50, the liquid crystal display unit 110-140 and the alarm state display unit 150 for displaying the test state of each line signal and the alarm signal to the outside, and each of the address bus (AB) and the data bus ( Line signal / alarm status display test circuit of the NAS / CEPT (NAS / CEPT) converter, characterized in that consisting of the main board connection portion 100 for connecting to the main board through the DB and the control bus (CB) . ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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