Claims (2)
RS. 442 방식으로 피시험체 보드의 초기화 데이터, 어드레스 데이터, 서험데이타를 발생하여 어드레스 버퍼수단(203) 및 데이터 버퍼수단(202)에 출력하고, 저압측정수단(212)의 전압값을 읽어 정상 여부를 판정하기위한 프로세서수단(201),상기 프로세서수단(201)로 부터 어드레스 데이터를 입력받아 코딩 및 디코딩하여 레치수단(204), 쓰기수단(205), 읽기수단(206)의 인에이블 신호를 출력하고, 데이터 버퍼수단(203)의 방향결정 데이터 및 인에이블 신호를 데이터버퍼수단(202)에 출력하기 위한 어드레스 버퍼수단(203),상기 프로세서수단(201) 및 어드레스 버퍼수단(203)에 연결되어어드레스 버퍼수단(203)으로부터 방향결정 데이터를 입력받이 그 방향에 다라 데이터를 프로세서수단(201), 레치수단(204), 쓰기수단(205), 읽기수단(206) 및 채널할당수단(209)으로 출력하기위한 데이터 버퍼수단(202), 상기 데이터 버퍼수단(202) 및 어드레스 버퍼수단(203)에 연결되어 어드레스 버퍼수단(203)으로부터 인에이블 신호를 입력받고, 데이터 버퍼수단(202)으로부터 입력되는 데이터를 피시험체 보드(207)로 출력하여 해당채널을 레치시키기위한 레치수단(204), 상기데이터 버퍼수단(202) 및 어드레스 버퍼수단(203)에 연결되어 어드레스 버퍼수단(203)의 인에이블 신호에 의해 피시험체보드(207)를 인에이블 시켜 시스템 클럭에 동기시켜 데이터 버퍼수단(202)의 데이터를 피시험체 보드(207)에 쓰기위한 쓰기수단(205), 상기 어드레스 버퍼수단(203) 및 데이터 버퍼수단(202)에 연결되어 어드레스 버퍼수단(203)의 쓰기끝 신호의 예지시점에 읽기위한 인에이블 신호가 발생되어 시스템 클럭에 동기되어 데이터를 읽어들여 데이터 버퍼수단(202)에출력 시키기 위한 읽기수단(202), 상기 프로세서수단(201)과 연결되어 피시험체 보드(207)의 전송특성을 시험하기위한 정현파를 발생시켜 임피던스 매칭수단(210)으로 출력하기위한 신호발생수단(211), 상기 프로세서수단(201)에 연결되어 임피던스 매장수단(210)으로부터 전압을 입력받아 전압값을 측정하여 프로세서수단(201)을 출력하기위한 전압축정수단(212), 상기 신호발생수단(211) 및 전압측정수단(212)에 연결되어 채널할당수단(209)을 통해 피시험체 보드(207)의 임피던스를 메칭시키고, 신호발생수단(211)으로부터 입력된 정현파를 채널할당수단(209)으로 출력하고, 채널할당수단(209)으로부터 입력된 전압을 전압측정수단(212)으로 출력하는 임피던스 메칭수단(210), 상기 임피던스 메칭수단(210), 데이터 버퍼수단(202) 및 어드레스 버퍼수단(203)에 연결되어 피시험체 보드(207)의해당 채널을 할당사고, 피시험체 보드(207)로부터 잔압을 입력 받아 임피던스 메칭수단(210)으로 출력하여 해당채널에 연결된 전압측정수단(212)으로 보내기위한 채널할당수단(209),피시험체 보드(207)의 상위채널의 피씨엠(PCM) 출력을 하위채널의 피씨엠(PCM) 입력단에 연결하고 하위채널의 피씨엠(PCM) 출력단과 상위채널의 피씨엠(PCM) 입력단을 연결시켜 주기위한 피시엠 루프백수단(208). 상기 레치수단(204), 쓰기수단(205), 읽기수단(206), 채널할당수단(209) 및 피씨엠 루프백수단(208)에 연결된 피시험체 보드(207)로 구성된 것을 특징으로 하는 가입자 정합부품 시험장치.RS. The initialization data, the address data, and the test data of the board under test are generated by the 442 method, and are output to the address buffer means 203 and the data buffer means 202, and the voltage values of the low pressure measuring means 212 are read to determine whether they are normal. The processor means 201, the address means received from the processor means 201 and coded and decoded to output the enable signal of the latch means 204, write means 205, read means 206, An address buffer means 203 for outputting the direction determination data and the enable signal of the data buffer means 203 to the data buffer means 202, and connected to the processor means 201 and the address buffer means 203 and to an address buffer. Receives direction data from the means 203 and outputs the data to the processor means 201, the latch means 204, the write means 205, the read means 206 and the channel assignment means 209 according to the direction thereof. for It is connected to the data buffer means 202, the data buffer means 202 and the address buffer means 203, receives an enable signal from the address buffer means 203, and avoids data input from the data buffer means 202. It is connected to the latch means 204, the data buffer means 202, and the address buffer means 203 for outputting to the test board 207 and latching the corresponding channel, and is prevented by the enable signal of the address buffer means 203. Write means 205, the address buffer means 203 and the data buffer means for enabling the test board 207 to be synchronized with the system clock to write the data of the data buffer means 202 to the test board 207; 202 is connected to generate an enable signal for reading at the write end signal of the address buffer means 203 to read data in synchronization with the system clock and output the data to the data buffer means 202. A signal generating means 211 connected to the reading means 202 and the processor means 201 for generating a sine wave for testing the transmission characteristics of the board under test 207 and outputting it to the impedance matching means 210. A voltage calculating means 212 for outputting the processor means 201 by measuring a voltage value by receiving a voltage from the impedance buried means 210 connected to the processor means 201, the signal generating means 211, and the like. Connected to the voltage measuring means 212 to match the impedance of the test object board 207 through the channel assignment means 209, and output the sine wave input from the signal generating means 211 to the channel assignment means 209, It is connected to the impedance matching means 210, the impedance matching means 210, the data buffer means 202 and the address buffer means 203 for outputting the voltage input from the channel assignment means 209 to the voltage measuring means 212. Board under test (2 07) assigning the corresponding channel, the channel assignment means 209 for receiving the residual pressure from the board under test 207 and outputting it to the impedance matching means 210 and sending it to the voltage measuring means 212 connected to the corresponding channel. Connect the PCM output of the upper channel of the test board 207 to the PCM input terminal of the lower channel, and connect the PCM output terminal of the lower channel and the PCM input terminal of the upper channel. PSI loopback means 208 for giving. Subscriber matching component, characterized in that consisting of the test body board 207 connected to the latch means 204, writing means 205, reading means 206, channel assignment means 209 and PCM loopback means 208 Test equipment.
제1항에 있어서, 상기한 프로세서부(201)는 퍼스널 컴퓨터로 하이 시험을 자동화하는 것을 특징으로 하는가입자 정합부품 시험장치.The apparatus as claimed in claim 1, wherein the processor unit (201) automates a high test with a personal computer.