KR950020147A - Synchronization Circuits Between Microprocessors - Google Patents

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KR950020147A
KR950020147A KR1019930029699A KR930029699A KR950020147A KR 950020147 A KR950020147 A KR 950020147A KR 1019930029699 A KR1019930029699 A KR 1019930029699A KR 930029699 A KR930029699 A KR 930029699A KR 950020147 A KR950020147 A KR 950020147A
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변명현
이기철
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김준성
고등기술연구원 연구조합
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units

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Abstract

본 발명은 두개의 프로세서간의 실시간 제어를 위한 동기화 장치에 관한 것이다. 실시간 제어를 위하여 메인 프로세서는 타이머로 부터 일정 시간 간격마다 발생되는 타이밍 펄스에 의해 인터럽트되며, 인터럽트 때마다 서브프로세서와의 동기를 위한 인터럽트 신호를 발생한다. 서브프로세서는 메인프로세서에 의해 인터럽트될 때마다 공유 메모리에 메인 프로세서로 제공될 데이타를 저장한다. 메인 프로세서는 서브 프로세서에서 발생되는 서브 프로세서의 인터럽트 신호에따라, 서브 프로세서에 제공될 데이타를 공유 메모리에 저장한다. 공유 메모리에 저장된 데이터는 각각의 메인 프로세서 및 서브 프로세서에 의해 판독되어 실시간으로 처리된다.The present invention relates to a synchronization device for real time control between two processors. For real-time control, the main processor is interrupted by a timing pulse generated at regular time intervals from the timer, and generates an interrupt signal for synchronizing with the subprocessor at each interrupt. Each time a subprocessor is interrupted by the main processor, it stores data to be provided to the main processor in shared memory. The main processor stores data to be provided to the subprocessor in the shared memory according to the interrupt signal generated by the subprocessor. Data stored in the shared memory is read by each main processor and subprocessor and processed in real time.

Description

마이크로프로세서간의 동기화 회로Synchronization Circuits Between Microprocessors

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제1도는 하나의 타이머와 공유 메모리를 사용한 메인 프로세서와 서브 프로세서간의 동기화 회로의 블럭도.1 is a block diagram of a synchronization circuit between a main processor and a subprocessor using one timer and shared memory.

Claims (3)

시스템의 주제어용 메인 프로세서와; 상기 메인 프로세서의 제어하에 데이터를 처리하는 서브 프로세서와; 상기 두개의 프로세서 사이에서 전송되는 데이터를 저장하기 위한 공유 메모리와; 기설정 시간 간격마다 상기 두 프로세서간의 동기를 부여하기 위한 타이밍 펄스를 상기 메인 프로세서에 제1인터럽트 신호로서 발생하는 타이머를 포함하는 실시간 제어 시스템의 동기화 장치.A main processor for the main control of the system; A subprocessor which processes data under the control of the main processor; A shared memory for storing data transferred between the two processors; And a timer for generating a timing pulse for synchronizing the two processors at a predetermined time interval as a first interrupt signal to the main processor. 제1항에 있어서, 상기 메인 프로세서는 상기 제1인터럽트 신호에 응답하여 인터럽트될 때 마다 상기 서브 프로세서로 제2인터럽트 신호를 발생하고, 상기 서브 프로세서로 전송될 일정 크기의 데이터를 상기 공유 메모리에 저장하는 실시간 제어 시스템의 동기화 장치.The shared memory of claim 1, wherein the main processor generates a second interrupt signal to the subprocessor whenever interrupted in response to the first interrupt signal, and stores data of a predetermined size to be transmitted to the subprocessor in the shared memory. Synchronization device of real-time control system. 제2항에 있어서, 상기 프로세서는 상기 제2인터럽트 신호에 응답하여, 인터럽트 될 때 마다 상기 메인 프로세서로 전송될 데이터를 상기 공유 메모리에 저장하고 상기 메인 프로세서로 제3인터럽트 신호를 발생하며, 상기 메인 프로세서로부터 전송된 데이터를 상기 공유 메모리를 통해 수신하는 상기 메인 메모리는 상기 제3인터럽트 신호에 응답하여 상기 공유 메모리내에 저장된 상기 서브메모리로부터의 데이터를 수신하는 실시간 제어 시스템의 동기화 장치.3. The processor of claim 2, wherein the processor stores, in response to the second interrupt signal, data to be transmitted to the main processor in the shared memory whenever the interruption signal is generated, and generates a third interrupt signal to the main processor. And the main memory receiving data transmitted from a processor through the shared memory receives data from the sub memory stored in the shared memory in response to the third interrupt signal. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
KR1019930029699A 1993-12-24 1993-12-24 Synchronizing circuit between KR950012500B1 (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100469430B1 (en) * 2002-07-22 2005-02-02 엘지전자 주식회사 Circuit for processing video/audio data in image communication terminal equipment

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