Claims (6)
시분할 다중접속 방식의 복조기의 주파수 에러 보정방법에 있어서, 상기 수신 변조된 신호에서 주파수 오차 또는 송수신단간의 상대적 이동 속도차에서 위상변조 성분을 제거하기 위해 수신변조 주파수를 체배하는 체배과정과, 상기 체배과정에서 체배된 수신 신호에서 비트클럭과 캐리어 클럭을 하나의 고정 주파수로 록킹시키기 위한 주파수 록킹 과정과, 상기 록키 과정을 거친 주파수를 믹싱하는 믹싱과정과, 상기 믹싱 과정에서 출력신호를 원래 주파수로 복구하기 위해 분주하는 분주기로 구성됨을 특징으로 하는 디지탈 변복조기에 있어서 디지칼 주파수 에러 검축 및 보정방법.A frequency error correction method of a time division multiple access demodulator, comprising: a multiplication process of multiplying a reception modulated frequency to remove a phase modulation component from a frequency error or a relative moving speed difference between a transmitting and receiving end in the received modulated signal, and the multiplication A frequency locking step for locking the bit clock and the carrier clock to a single fixed frequency in the multiplying received signal, a mixing step of mixing the frequencies passed through the locky step, and restoring an output signal to the original frequency in the mixing step Digital frequency error detection and correction method for a digital modulation and demodulator, characterized in that for dividing the frequency divider.
제1항에 있어서, 상기 믹싱과정의 출력으로부터 캐리어 복구를 위해 고역통과 필터링하는 필터링 과정을 더 추가함을 특징으로 하는 디지탈 변복조기에 있어서 디지탈 주파수 에러 검출 및 보정 방법.2. The method of claim 1, further comprising a filtering process for high pass filtering for carrier recovery from the output of the mixing process.
제1항에 있어서, 체배과정이 도플러 천이 현상에 따른 위상변조 성분의 제거를 위해 체배정도를 2체배로 함을 특징으로 하는 디지탈 변복조기에 있어서 디지탈 주파수 에러 검출 및 보정 방법.The digital frequency error detection and correction method according to claim 1, wherein the multiplication process multiplies the multiplication degree by 2 times to remove the phase modulation component due to the Doppler transition phenomenon.
제1항에 있어서, 분주과정이 상기 체배과정과 믹싱과정에서 발생된 전체 체배정도에 비례한 분주비로 분주함을 특징으로 하는 디지탈 변복조기에 있어서 디지탈 주파수 에러 검출 및 보정 방법.The digital frequency error detection and correction method according to claim 1, wherein the division process divides at a division ratio proportional to an overall multiplication degree generated during the multiplication and mixing processes.
시분할 다중 접속 방식의 복조시 주파수 에러 보정회로에 있어서, 상기 수신 변조된 신호에서 주파수 오차 또는 송수신단간의 상대적 이동 속도차에서 위상변조 성분을 제거하기 위해 수신변조 주파수를 체배하는 체배과정과, 상기 체배 과정에서 체배된 수신 신호에서 비트클럭과 캐리어 클럭을 하나의 고정 주파수로 록킹시키기 위한 주파수 록킹 과정과, 상기 록킹 과정을 거친 주파수를 믹싱하는 믹싱과정과, 상기 믹싱 과정에서 출력신호를 원래 주파수로 복구하기 위해 분주하는 분주기로 구성됨을 특징으로 하는 디지탈 변복조기에 있어서 디지탈 주파수 에러 검출 및 보정 방법.A frequency error correction circuit for demodulation in a time division multiple access method, comprising: a multiplication process of multiplying a received modulation frequency to remove a phase modulation component from a frequency error or a relative moving speed difference between a transmitting and receiving end in the received modulated signal, and the multiplication A frequency locking step for locking the bit clock and the carrier clock to a single fixed frequency in the multiplied reception signal, a mixing step of mixing the frequencies after the locking step, and restoring the output signal to the original frequency in the mixing step A digital frequency error detection and correction method for a digital demodulator, characterized in that the frequency divider is divided by a frequency divider.
복조기 주파수 보정회로에 있어서, 중간 주파수(IF) 입력단(100)의 입력신호를 증폭하는 증폭기(201)와, 상기 증폭기(201)의 출력신호는 변조되어 있으므로 위상 변조된 성분을 제거하기 이해 2배로 체배하는 주파수 체배기(202)와, 상기 주파수 체배기(202)의 출력신호[x, (t)]로 부터 비트클럭과 캐리어 클럭 주파수로 록킹시켜 제1, 2주파수(251, 252)를 발생하는 제1, 2PLL회로(203, 204)와, 상기 제1, 2PLL회로(203, 204)의 양출력은 곱셈하여 양 출력에 대한 데이타 비트 데이트의 합(+)과 차(-)의 결과에 대해 캐리어 신호를 출력하는 제5믹서(205)와, 상기 제5믹서(205)의 출력으로 부터 저역 차단하고 고역을 통과시켜 캐리어를 복구하는 고역통과 필터(206)와, 상기 고역통과 필터(206)의 출력으로부터 상기 주파수 체배기(202)와 믹서(205)를 거치면서 체배된 주파수를 원래 신호 주파수로 복구하기 4분주하는 분주기(207)로 구성됨을 특징으로 하는 디지탈 변복조기에 있어서 디지탈 주파수 에러 검출 및 보정회로.In the demodulator frequency correction circuit, the amplifier 201 for amplifying the input signal of the intermediate frequency (IF) input terminal 100 and the output signal of the amplifier 201 are modulated to double the phase modulated component. The first and second frequencies 251 and 252 are generated by locking the frequency multiplier 202 to multiply and the output signal [x, (t)] of the frequency multiplier 202 to a bit clock and a carrier clock frequency. The first and second PLL circuits 203 and 204 and the outputs of the first and second PLL circuits 203 and 204 are multiplied by the carrier for the result of the sum (+) and difference (-) of the data bit data for both outputs. A fifth mixer 205 for outputting a signal, a high pass filter 206 for low-pass blocking the output of the fifth mixer 205 and recovering a carrier by passing a high pass, and the high pass filter 206 The frequency multiplied by passing the frequency multiplier 202 and the mixer 205 from the output to the original signal Groups in digital modulation and demodulation, characterized by consisting of a frequency divider 207 to frequency divider 4 to recover a frequency digital frequency error detection and correction module.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.