KR950015375A - Memory control method and circuit - Google Patents

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KR950015375A KR1019930025503A KR930025503A KR950015375A KR 950015375 A KR950015375 A KR 950015375A KR 1019930025503 A KR1019930025503 A KR 1019930025503A KR 930025503 A KR930025503 A KR 930025503A KR 950015375 A KR950015375 A KR 950015375A
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Abstract

듀얼포트 메모리로 사용키 위한 램(RAM)(201)의 메모리 제어방법에 있어서, 기준클럭(8MHZ)을 2차로 분주하여 제1, 2클럭(2MHZ, 4MHZ)을 발생에 따라 상기 램 (201)의 억세스되는 제1, 2측에서 데이타를 양방향을 버퍼링하고, 상기 분주되어 발생되는 4MHZ클럭에 의해 상기 버퍼링된 출력을 선택하여 램(RAM)(201)에 제공하In the memory control method of the RAM (201) for use as a dual-port memory, the reference clock (8MHZ) is divided into two by the first and second clock (2MHZ, 4MHZ) in accordance with the generation of the RAM (201) Buffer the data at both sides of the first and second sides of the first and second sides, and select and provide the buffered output to the RAM 201 by the 4MHZ clock generated.

며, 상기 제1, 2측 프로세서로부터 제어신호를 받아 상기 램(201)의 램의 인에이블(RME), 라이트/출력인에이블 신호(RME, WEB, OEB)를 발생하고, 상기 포트선택단(POR)의 신호와 제1, 2측 인터럽트 리드/클리어신호단(L/RINTWR, L/RINTCLR)의 신호를 받아 제1, 2측 인터럽트신호(L/R INT)를 발생하도록 이루어진다.In response to the control signal from the first and second processor, the RAM enable (RME) and write / output enable signals (RME, WEB, OEB) of the RAM 201 are generated, and the port selection terminal ( POR) and the first and second interrupt read / clear signal terminals L / RINTWR and L / RINTCLR to receive the first and second interrupt signals L / R INT.

Description

메모리 제어 방법 및 회로Memory control method and circuit

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제1도는 본 발명에 따른 블럭도1 is a block diagram according to the present invention

제2도는 제1도의 메모리 제어부의 구체회로도2 is a detailed circuit diagram of the memory controller of FIG.

제3도는 제1도의 인터럽트 신호 발생부의 구체회로도,3 is a detailed circuit diagram of the interrupt signal generator of FIG.

제4도는 본 발명에 따른 동작 파형도.4 is an operational waveform diagram according to the present invention.

Claims (10)

제1, 2측프로세서로 구비되는 시스템의 램(RAM) (201)형 메모리 제어회로에 있어서, 상기 램(201)으로 부터 상기 제1, 제2측 프로세서에서 억세스되는 데이타를 완충하는 완충수단과, 상기 완충수단에서 출력되는 데이타와 상기 램(201)으로부터 상기 제1, 2측 프로세서에서 발생되는 어드레스 데이타를 상기 제1, 2측 프로세서의 억세스에 따라 선택하는 선택수단과. 상기 램(201)으로부터 출력되는 데이타를 래치하는 래치수단과, 상기 제1, 2측 프로세서에서 발생되는 제어신호에 따라 상기 완충수단의 버퍼링 방향 선택신호와 상기 선택수단의 제1측프로세서에서 발생하는 어드레스 선택신호 및 상기 래치수단의 래치 제어신호를 발생하고 상기 램 (201)의 인에이블 및 기록/재생 제어신호를 발생하는 제어수단과, 상기 제1, 2측 프로세서의 인터럽트 신호를 발생하는 인터럽트 신호 발생수단으로 구성됨을 특징으로 하는 메모리 제어회로.A RAM (201) type memory control circuit of a system comprising first and second side processors, comprising: buffer means for buffering data accessed from the RAM 201 to the first and second side processors; Selecting means for selecting data output from the buffer means and address data generated by the first and second processor from the RAM 201 according to access of the first and second processor; A latching means for latching data output from the RAM 201 and a buffering direction selection signal of the buffering means and a first side processor of the selecting means according to control signals generated by the first and second side processors. Control means for generating an address selection signal and a latch control signal of the latch means and generating an enable and write / replay control signal for the RAM 201, and an interrupt signal for generating interrupt signals of the first and second processors; Memory control circuit, characterized in that consisting of the generating means. 제1항에 있어서, 선택수단의 제1, 2측 프로세서에서 어드레스선택 신호 및 상기 제어수단의 기준 동작 클럭을 제공키 위한 클럭분주수단을 더 구비함을 특징으로 하는 메모리 제어회로.2. The memory control circuit according to claim 1, further comprising clock division means for providing an address selection signal and a reference operation clock of the control means in the first and second processor of the selection means. 제1항에 있어서. 제어수단이 제1, 2측 프로세서가 상기 램(201)을 억세스시 인에이블 시점을 분리하여 데이타 충돌을 방지하는 분리수단을 더 구비함을 특징으로 하는 메모리 제어회로.The method of claim 1. And control means for separating the enable time when the first and second side processors access the RAM 201 to prevent data collision. 제 1항에 있어서, 인터럽트신호 발생수단이 상기 제 1, 2측 프로세서의 인 터럽트 초기신호와 포트상태를 체킹하는 체킹수단과, 상기 체킹수단의 감지결과에 따라 제1, 2측 프로세서의 인터럽트 리드/라이트 상태를 래치하여 인터럽트 신호를 발생하는 인터럽트신호 출력수단으로 구성됨을 특징으로 하는 메모리 제어회로.The method of claim 1, wherein the interrupt signal generating means comprises: checking means for checking an interrupt initial signal and a port state of the first and second processors, and an interrupt of the first and second processors according to a detection result of the checking means. And an interrupt signal output means for latching the read / write state to generate an interrupt signal. 메모리 제어회로에 있어서, 듀얼포트 메모리로 사용키 위한 메모리와, 기준클럭(8MHZ)을 2차로 분주하여 제1, 2클럭 (2MH 4MHZ)을 발생하는 분주기 (209)와, 상기 메모리에서 억세스되는 제1측에서 데이타를 버퍼링하는 제1버퍼 (203)와, 상기 메모리에서 억세스되는 제2측에서 데이타를 버퍼링하는 제2버퍼 (204)와, 상기 메모리에서 출력되는 제1, 2측 데이타를 래치하는 제1, 2래치 (205, 206)와, 상기 분주기 (209)에서 발생되는 4MHZ의 클럭에 의해 상기 제1, 2버퍼(203, 204)의 출력을 선택하여 메모리에 제공하는 제1멀티플렉서(MUX1) (207)와, 상기.분주기(209)에서 발생되는 4MHZ의 클럭에 의해 제1, 2측 지정어드레스 데이타(LADDR, RADDR)를 선택하는 제2멀티플렉서(208)와, 기준클럭(8MHZ), 제2클럭(2MHZ, 4MHZ)을 받고 제1, 2측 칩실렉터단(LCS, RCS)의 신호와 제1, 2측 리드/라이트신호단(LR/W, RR/W)의 신호 및 포트선택단(POR)의 제어신호에 따라 상기 메모리의 인에이블(RME), 라이트/출력인에이블 신호(RME, WEB, OEB)를 발생하는 메모리 콘트롤러(210)와, 상기 포트선택단(POR)의 신호와, 제1,2측 인터럽트 리드/클리어신호단 (L/RINTWR, L/RINTCLR)의 신호를 받아 제 1, 2측 인터럽트신호(L/R INT)를 발생하는 인터럽트 신호 발생회로(211)로 구성됨을 특징으로 하는 메모리 제어 회로.In the memory control circuit, a memory for use as a dual port memory, a divider 209 for dividing a reference clock 8MHZ secondly to generate first and second clocks 2MH 4MHZ, and accessed from the memory. Latches a first buffer 203 for buffering data on the first side, a second buffer 204 for buffering data on the second side accessed in the memory, and first and second side data output from the memory. A first multiplexer which selects an output of the first and second buffers 203 and 204 and provides it to a memory by using the first and second latches 205 and 206 and a clock of 4 MHz generated by the divider 209. (MUX1) 207 and a second multiplexer 208 for selecting the first and second side specified address data LADDR and RADDR by a clock of 4MHZ generated by the divider 209 and the reference clock ( 8MHZ), the second clock (2MHZ, 4MHZ) and the signal of the first and second chip selector stage (LCS, RCS) and the first and second side read / write signal stage (LR / Memory controller 210 for generating enable (RME) and write / output enable signals (RME, WEB, OEB) of the memory according to signals of W and RR / W and control signals of port selection terminal (POR). And the first and second interrupt signals (L / R INT) receiving the signals of the port selection terminal (POR) and the signals of the first and second interrupt read / clear signal terminals (L / RINTWR and L / RINTCLR). Memory control circuit, characterized in that consisting of an interrupt signal generating circuit (211) for generating a. 제5항에 있어서, 메모리 콘트롤러(210)가 제1, 2측 칩실렉터 신호 및 포트 선택신호에 의해 제1, 2데이타 인식신호를 발생하는 제1수단과. 상기 제1수단의 신호를 상기 분주기(209)에서 발생 기준 및 제1, 2클럭에 동기시켜 지연하는 제3수단과, 상기 제3수단의 출렬과 제1, 2칩실렉트 및 리드/라이트 제어신호를 디코딩하여 상기 램9201)의 인에이블, 기입/출력신호를 발생하고 상기 제1, 2래치(205. 206)의 인에이블신호 및 상기 제1. 2버퍼(203, 204)의 데이타 흐름의 방향 선택신호를 발생하는 제4수단으로 구성됨을 특징으로 하는 메모리 제어회로.The first means of claim 5, wherein the memory controller (210) generates the first and second data recognition signals in response to the first and second side chip selector signals and the port selection signal. Third means for delaying the signal of the first means in synchronization with the generation reference and the first and second clocks in the frequency divider 209, the output of the third means and the first, second chip select and read / write control; Decode a signal to generate an enable, write / output signal of the RAM9201, enable signals of the first and second latches (205.206) and the first signal. And a fourth means for generating a direction selection signal of the data flow of the two buffers (203, 204). 제5항에 있어서. 인터럽트신호 발생회로(211)가 제1, 2측 인터럽트 기입단(L/R INT WR)의 신호를 클럭으로 제1, 2인터럽트 신호를 발생하는 디플립플롭(301, 302)와, 포트단(PORB) 및 제1, 2측클럭(L/RINTCLR)으로부터 상기 디플립플롭(301, 302)의 리세트신호를 발생하는 앤드케이트(304, 305)로 구성됨을 특징으로 하는 메모리 제어회로.The method of claim 5. The interrupt signal generating circuit 211 generates the first and second interrupt signals by clocking the signals of the first and second interrupt write terminals L / R INT WR, and the port end ( And a gate (304, 305) for generating a reset signal of the deflip-flop (301, 302) from the PORB) and the first and second side clocks (L / RINTCLR). 제5항에 있어서, 메모리가 램 (201)으로 구성됨을 특징으로 하는 메모리 제어회로.6. The memory control circuit according to claim 5, wherein the memory consists of a RAM (201). 제5항에 있어서, 제1, 2버퍼가 양방향 버퍼임을 특징으로 하는 메모리 제어회로.6. The memory control circuit of claim 5, wherein the first and second buffers are bidirectional buffers. 듀얼포트 메모리로 사용키 위한 램(RAM) (201)의 메모리 제어방법에 있어서, 기준클럭(BMHZ)을 2차로 분주하여 제1, 2클릭(2MHZ, 4MHZ)을 발생에 따라상기 램(201)의 억세스되는 제1, 2측에서 데이타를 양방향을 버퍼링하고, 상기 분주되어 발생되는 4MHZ클럭에 의해 상기 버퍼링된 출력을 선택하여 램(RAM) (201)에 제공하며, 상기 제1, 2측 프로세서로부터 제어신호를 받아 상기 램(201)의 램의 인에이블(RME), 라이트/출력인에이블 신호(RME, WEB, OEB)를 발생하고, 상기 포트선택단(POR)의 신호와 제1, 2측 인터럽트 리드/클리어신호단 (L/RINTWR, L/RINTCLR,)의 신호를 받아 제1, 2측 인터럽트신호(L/R INT)를 발생하도록 이루어짐을 특징으로 하는 메모리 제어방법.In the memory control method of the RAM (201) for use as a dual port memory, the reference clock (BMHZ) is divided into two by the first and second click (2MHZ, 4MHZ) in accordance with the generation of the RAM (201) Buffers the data at both sides of the first and second sides of the first and second sides, selects and outputs the buffered output to the RAM 201 by means of the 4MHZ clock generated and divided into the first and second side processors. Receives a control signal from the RAM 201 to generate the RAM enable (RME), write / output enable signals (RME, WEB, OEB), the signal of the port selection stage (POR) and the first, second And generating the first and second side interrupt signals (L / R INT) by receiving signals from the side interrupt read / clear signal terminals (L / RINTWR, L / RINTCLR). ※ 참고사항 :최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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