Claims (8)
디에스피(103)의 직렬 데이타를 외부의 메모리(107)에 저장하는 입력블럭(100)과, 상기 메모리(105)의 저장 데이타를 읽어 에러를 정정하여 상기 메모리(105)에 재저장하는 에러정정 블럭(200)과, 씨피유(107)와 통신을 수행하는 씨피유 인터페이스부(300)와, 상기 에러정정 블럭(200)에 의해 에러가 정정되어 저장된 상기 메모리(105)의 데이타를 호스트 컴퓨터(106)에 출력하고 이 호스트 컴퓨터(106)와 상기 씨피유 인터페이스부(300)를 통해 씨피유(107)간의 통신을 수행하는 호스트 인터페이스부(400)로 구성한 것을 특징으로 하는 씨디롬 디코더의 메모리 엑세스 회로.An input block 100 for storing the serial data of the DS 103 in an external memory 107, and an error correction block for reading the stored data of the memory 105, correcting an error, and restoring it in the memory 105; (200), the CPI interface unit 300 for communicating with the CPI (107), and the data of the memory 105 stored by correcting the error by the error correction block (200) to the host computer (106). And a host interface unit (400) which outputs and communicates between the host computer (106) and the CPI interface (300) through the CPI interface (107).
제1항에 있어서, 입력 블럭(100)은 디에스피(103)의 출력에서 동기신호(syn)를 검출하여 동기신호가 있어야 할 곳에 없으면 동기신호(syn)를 삽입하는 동기 검출 및 삽입부(1)와, 이 동기 검출 및 삽입부(1)의 출력을 재정렬하여 하위 비트부터 출력하는 데이타 재정렬부(2)와, 이 데이타 재정렬부(2)의 출력을 디스크램블링하는 디스크램블러(3)와, 이 디스크램블러(3)의 출력을 병렬로 변환하여 출력하는 직/병렬 변환부(4)와, 상기 각 부의 동작 타이밍을 제어하기 위한 신호를 발생시키는 타이밍 발생부(5)로 구성한 것을 특징으로 하는 씨디롬 디코더의 메모리 엑세스 회로.The synchronization block of claim 1, wherein the input block 100 detects the synchronization signal syn at the output of the DS 103 and inserts the synchronization signal syn when there is no synchronization signal. And a data reordering unit 2 for rearranging the output of the synchronization detecting and inserting unit 1 and outputting the lower bits, and a descrambler 3 for descrambling the output of the data rearranging unit 2, A CD-ROM comprising: a serial / parallel converter 4 for converting and outputting the output of the descrambler 3 in parallel; and a timing generator 5 for generating a signal for controlling the operation timing of each unit. Decoder memory access circuit.
제2항에 있어서, 타이밍 발생부(5)는 기준클럭인 시스템 클럭(SCLK)을 입력받아 분주함에 의해 시분할을 위한 신호를 출력하는 시분할 펄스 발생부(51)와, 펄스(plrck)에 동기되어 메모리-라이트-스타트 신호(MWRS)를 래치시켜 상기 시분할 펄스 발생부(51)의 시분할 펄스(sharing-ck)를 계수함에 따라 입력 엑세스 신호(In-ace)를 출력하는 입력 엑세스 펄스 발생부(52)와, 상기 시분할 펄스 발생수(51)의 출력(sharing-ck)에 따라 호스트 인터페이스부(400)가 메모리(105)를 엑세스하기 위한 신호를 출력하고 상기 입력 엑세스 펄스 발생부(52)의 출력(In-acc)에 따라 입력 블럭(100)과 에러 정정 블럭(200)이 상기 메모리(105)를 엑세스하기 위한 신호를 출력하는 메모리 엑세스 제어신호 발생부(53)와, 펄스(plarck), 메모리-라이트-엑세스 신호(MWRS)와 상기 입력 엑세스 펄스 발생부(52)의 출력을 연산하여 데이타의 직/병렬 변환을 위한 신호를 발생시키는 직/병렬 제어신호 발생부(54)로 구성한 것을 특징으로 하는 씨디롬 디코더의 메모리 엑세스 회로.The timing generator 5 is synchronized with a time division pulse generator 51 for outputting a signal for time division by receiving and dividing a system clock SCLK, which is a reference clock, in synchronization with a pulse. An input access pulse generator 52 which latches a memory-write-start signal MWRS and outputs an input access signal In-ace according to counting a time-sharing pulse of the time-sharing pulse generator 51. ) And a signal for accessing the memory 105 by the host interface unit 400 according to a sharing-ck of the time-division pulse generation number 51, and the output of the input access pulse generator 52. A memory access control signal generator 53 for outputting a signal for the input block 100 and the error correction block 200 to access the memory 105 according to (In-acc), a pulse, a memory A write access signal (MWRS) and the input access pulse generator 52; And a serial / parallel control signal generator (54) which calculates an output to generate a signal for serial / parallel conversion of data.
제3항에 있어서, 시분할 펄스 발생부(51)는 시스템 클럭(SCLK)에 따 리세트신호(/RST)를 래치시키는 디플립플롭(16)과, 이 디플립플롭(16)의 출력에 리세트되어 상기 시스템 클럭(SCLK)과 그 클럭(SCLK)을 반전시킨 인버터(11)의 출력을 각기 2분주하는 분주기(12)(13)와, 이 분주기(12)(13)의 비반전 출력을 노아링하는 노아게이트(14)와, 이 노아게이트(14)의 출력을 소정시간 지연하는 지연기(15)와, 상기 디플립플롭(16)의 출력에 의해 리세트되어 상기 분주기 (13)의 반전 출력에 다라 2분주된 신호를 출력하는 분주기(17)로 구성된 것을 특징으로 하는 씨디롬 디코더의 메모리 엑세스 회로.4. The time-division pulse generator 51 is configured to deflip the flop 16 for latching the reset signal / RST according to the system clock SCLK, and to output the def flip-flop 16 to the output. A divider 12 and 13 which divide the output of the system clock SCLK and the inverter 11 inverting the clock SCLK into two, and the non-inverting of the divider 12 and 13; The divider (14) is reset by the noble gate 14 for releasing the output, the delay unit (15) for delaying the output of the noble gate (14) for a predetermined time, and the output of the deflip-flop (16). And a divider (17) for outputting a signal divided in two according to the inverted output of (13).
제3항에 있어서, 입력 엑세스 펄스 발생부(52)는 좌우 채널 판별 클럭(LRCK)에 따라 메모리-라이트-스타트 신호(MWRS)를 래치시키는 디플립플롭(37)과, 시분할 플럭(sharing-ck)에 따라 상기 디플립플롭(30)의 출력을 래치시키는 디플립플롭(33)과, 이 디플립플롭(33)의 출격에 다라 시분할 클럭(sharing-ck)을 2비트 계수하는 카운터(34)와, 시스템 클럭(SCLK)에 따라 상기 카운터(34)의 출력을 래치시키는 디플립플롭(32)과, 이 디플립플롭(32)의 출력과 상기 시분할 펄스 발생부(51)의 출력을 논리곱하는 앤드게이트(31)로 구성한 씨디롬 디코더의 메모리 엑세스 회로.4. The input access pulse generator (52) according to claim 3, wherein the input access pulse generator (52) includes a deflip-flop (37) for latching the memory-write-start signal (MWRS) according to the left and right channel discrimination clocks (LRCK), and a time-sharing-ck And a counter 34 for counting a 2-bit time-sharing clock according to the output of the de-flip-flop 33 according to the output of the de-flip-flop 33. And a de-flop flop 32 for latching the output of the counter 34 in accordance with the system clock SCLK, and the output of the de-flop flop 32 and the output of the time division pulse generator 51. A memory access circuit of a CD-ROM decoder composed of an AND gate 31.
제3항에 있어서, 메모리 엑세스 제어신호 발생부(53)는 시분할 클럭(sharing-ck)에 따라 상기 분 주기(12)의 출력을 입력단자(1,)(l7)로 각기 선택하는 멀티플렉서(21)(22)와, 상기 시분할 클럭(shflring-ck)에 따라 상기 지연부(15)의 출력을 입력단자(1,)(l7)로 각기 선택하는 멀티플렉서(23)(24)와, 입력 엑세스 신호(In-acc)에 따라 상기 멀티플렉서(22)의 출력을 입력단자(I0)로 각기 선택하는 멀티플렉서(25)(26)와, 상기 입력 엑세스 신호(In-acc)에 따라 상기 멀티플렉서(24)의 출력을 입력단자(I0)(I1)로 각기 선택하는 멀티플렉서(27)(28)와, 상기 멀티플렉서(26)의 출력을 반전시키는 인버터(29)와, 상기 입력 엑세스 신호(In-acc)에 따라 상기 인버터(29)의 출력을 래치시키는 분주기(30)로 구성한 것을 특징으로 하는 씨디롬 디코더의 메모리 엑세스 회로.The multiplexer 21 according to claim 3, wherein the memory access control signal generator 53 selects the output of the divider 12 as the input terminals 1 and l7 according to a time-sharing clock. (22), multiplexers (23) and (24) for respectively selecting the outputs of the delay unit (15) as input terminals (1, 1) according to the time division clock (shflring-ck), and the input access signal. Multiplexers 25 and 26 for respectively selecting the output of the multiplexer 22 as an input terminal I 0 according to In-acc, and the multiplexer 24 according to the input access signal In-acc. Multiplexers 27 and 28 for respectively selecting the outputs of the output terminals I 0 and I 1 , an inverter 29 for inverting the output of the multiplexer 26, and the input access signal In-acc. And a divider (30) for latching the output of the inverter (29).
제3항에 있어서, 직/병렬 제어신호 발생부(54)는 메모리-라이트-스타트 신호(MWRS)에 세트되어 좌우 채널 판별 신호(LRCK)에 따라 2분주하는 분주기(61)와, 상기 메모리-라이트-스타트 신호(MWRS)에 크리어되어 상기 좌우 채널 판별 신호(LRCK)에 따라 2분주하는 분주기(62)와. 하위 바이트 신호(LSB)에 인에이블되어 메모리 엑세스 제어신호 발생부(53)의 출력인 입력 인에이블 데이타(IEnd)와 상기 분주기(61)의 비반전출력을 논리 곱하는 앤드게이트(65)와, 상위 바이트신호(MSB)에 인에이블되어 상기 입력 인에이블 데이타(IEnd)와 상기 분주기(61)의 비반전출력을 논리 곱하는 앤드게이트(66)와, 하위 바이트신호(LSB)에 인에이블되어 상기 입력 인에이블데이타(IEnd)와 상기 분주기(61)의 반전 출력을 논리 곱하는 앤드게이트(67)와, 상위 바이트 신호(MSB)에 인에이블되어 상기 입력 인에이블 데이타(IEnd)와 상기 분주기(61)의 반전출력을 논리 곱하는 앤드게이트(68)와, 상기 앤드게이트(65-68)의 출력을 소정시간 지연시키는 지연기(69-72)와, 상기 앤드게이트(65,66)(67,68)의 출력을 각기 배타적 노아링하는 배타적 노아게이트(73)(74)와, 이 배타적 노아게이트(73)(74)의 출력을 배타적 노아링하는 배타적 노아게이트(75)로 구성한 것을 특징으로 하는 씨디름 디코더의 메모리 엑세스 회로.4. The memory device of claim 3, wherein the serial / parallel control signal generator 54 is set in the memory-right-start signal MWRS, and divides the frequency divider 61 in accordance with the left and right channel discrimination signals LRCK, and the memory. A divider 62 which is creeped by the write-start signal MWRS and divided by two according to the left and right channel discrimination signals LRCK. An AND gate 65 which is enabled by the lower byte signal LSB and logically multiplies the input enable data IEnd, which is an output of the memory access control signal generator 53, with the non-inverted output of the divider 61, An AND gate 66 that is enabled by an upper byte signal MSB and logically multiplies the non-inverted output of the input enable data IEnd by the divider 61, and is enabled by the lower byte signal LSB. An AND gate 67 for logically multiplying an input enable data IEnd and an inverted output of the divider 61 and an upper byte signal MSB are enabled to enable the input enable data IEnd and the divider ( An AND gate 68 for logically multiplying the inverted output of 61, a delayer 69-72 for delaying the output of the AND gate 65-68 by a predetermined time, and the AND gates 65, 66 and 67; An exclusive noar gate (73) (74) that each exclusively rings the output of (68), and this exclusive furnace A memory access circuit of a cdrom decoder comprising an exclusive noar gate (75) for exclusively ringing the outputs of the agates (73) and (74).
제2항에 있어서, 직/병렬 변환부(4)는 직렬 데이타를 1번째 클럭(first-CLK)에 따라 시프트시켜 1번째 상위 바이트 출력 인에이블신호(Fmsb-OE)와 하위 바이트 출력 인에이블신호(Flsb-OE)에 따라 병렬 데이타를 출력하는 시프트 레지스터(41)와, 직렬 데이타를 2번째 클럭(second-CLK)에 따라 시프트시켜 2번째 상위 바이트 출력 인에이블신호(Smsb-OE)와 하위 바이트 출력 인에이블신호(Slsb-OE)에 따라 병렬 데이타를 출력하는 시프트 레지서트(42)로 구성한 것을 특징으로 하는 씨디롬 디코더의 메모리 엑세스 회로.The serial / parallel converter 4 shifts the serial data according to the first clock (first-CLK), thereby outputting the first upper byte output enable signal Fmsb-OE and the lower byte output enable signal. A shift register 41 for outputting parallel data according to (Flsb-OE), and a second high byte output enable signal (Smsb-OE) and a lower byte by shifting serial data according to the second clock (second-CLK). And a shift register (42) for outputting parallel data in accordance with an output enable signal (Slsb-OE).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.