KR950014120B1 - T manufacturing method of semiconductor package - Google Patents
T manufacturing method of semiconductor package Download PDFInfo
- Publication number
- KR950014120B1 KR950014120B1 KR1019920018240A KR920018240A KR950014120B1 KR 950014120 B1 KR950014120 B1 KR 950014120B1 KR 1019920018240 A KR1019920018240 A KR 1019920018240A KR 920018240 A KR920018240 A KR 920018240A KR 950014120 B1 KR950014120 B1 KR 950014120B1
- Authority
- KR
- South Korea
- Prior art keywords
- lead frame
- semiconductor chip
- package
- adhesive
- semiconductor
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
Description
제1도는 이 발명의 일실시예에 따른 반도체 패키지의 제조방법에 의해 제조된 반도체 패키지가 인쇄회로 기판상에 실장된 상태를 나타내는 단면도,1 is a cross-sectional view showing a semiconductor package manufactured by a method for manufacturing a semiconductor package according to an embodiment of the present invention mounted on a printed circuit board,
제2도(a) 내지 (d)는 제1도의 반도체 패키지의 제조 공정도,2 (a) to (d) is a manufacturing process diagram of the semiconductor package of FIG.
제3도(a),(b)는 이 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 반도체 패키지의 단면도 및 평면도,3A and 3B are a cross-sectional view and a plan view of a semiconductor package for explaining a method of manufacturing a semiconductor package according to another embodiment of the present invention;
제4도 및 제5도는 종래 기술에 따른 TSOP 및 플립칩(flip-chip) 패키지의 단면도이고,4 and 5 are cross-sectional views of a TSOP and flip-chip package according to the prior art,
제6도는 이 발명의 일실시예에 따른 반도체 패키지의 제조방법에 의해 제조되는 반도체 패키지를 다층 적층한 패키지 스태킹(Stacking) 구조를 나타낸 도면이다.FIG. 6 is a diagram illustrating a package stacking structure in which a semiconductor package manufactured by a method of manufacturing a semiconductor package according to an embodiment of the present invention is laminated in multiple layers.
이 발명은 반도체 패키지의 제조방법에 관한 것으로서, 더욱 상세하게는 접착물이 형성된 필름캐리어상에 반도체 칩과 리드프레임의 저부면이 접착된 상태에서 그 반도체 칩과 리드프레임 및 본딩와이어를 성형수지로 밀봉한 후 그 필름캐리어를 제거하여 그 반도체 칩과 리드프레임의 저부면이 노출된 구조의 반도체 패키지를 제조하는 반도체 패키지의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor package. More particularly, the semiconductor chip, the lead frame and the bonding wire are formed of a molding resin in a state in which the bottom surface of the semiconductor chip and the lead frame are adhered to the film carrier on which the adhesive is formed. The present invention relates to a semiconductor package manufacturing method for manufacturing a semiconductor package having a structure in which the bottom surface of the semiconductor chip and the lead frame is exposed after sealing the film carrier.
일반적으로, IC 또는 LSI등의 반도체 칩은 두께가 매우 얇고 크기도 매우 작으므로 인쇄회로기판에 직접 정착하기 어렵다. 이로 인하여 반도체 칩은 반도체 패키지에 밀봉되어 인쇄회로기판(이하 PCB라 한다)에 장작된다. 이 반도체 칩용 패키지의 기본형은 반도체 칩이 방열판 금속인 히이트 싱크상에 장착되어 본딩와이어에 의한 반도체 칩의 전극단자인 패드와 외부회로 접속용 리드가 접속되어 있는 기본 구조를 갖는다.In general, semiconductor chips such as ICs or LSIs are very thin and very small in size, making it difficult to fix them directly on a printed circuit board. As a result, the semiconductor chip is sealed in a semiconductor package and mounted on a printed circuit board (hereinafter, referred to as a PCB). The basic type of the package for a semiconductor chip has a basic structure in which a semiconductor chip is mounted on a heat sink, which is a heat sink metal, and a pad, which is an electrode terminal of a semiconductor chip by a bonding wire, and a lead for connecting an external circuit are connected.
최근에는 미세가공기술을 이용한 고집적 디바이스의 재발로 경박단소화 및 고집적화의 요구에 따라 반도체 칩용 패키지 또한 이러한 추세에 부응하여 박형 패키지화, 다핀화 및 외부리드의 미세 피치(fine pitch)화에 촛점을 맞추어 개발되고 있다.Recently, in response to the demand for thin and small and high integration due to the recurrence of highly integrated devices using micromachining technology, packages for semiconductor chips have also responded to this trend, focusing on thin packaging, polyfinization and fine pitch of external leads. Is being developed.
이러한 요구에 따라 개발된 얇은 패키지(Thin package) 구조로는 TQFP(Thin Quad Flat Package), TSOP(Thin Small Outline Package) 및 PTP(Paper Thin Package)등의 방식이 각광반기 시작했다. 이들중 TQFP와 TSOP의 방식은 기존의 와이어 본딩으로 반도체 칩과 리드를 연결하여 각 공정 파리메터(parameter)들을 최소화하여 얇은 패키지를 제조하는 방법이다.The thin package structure developed in response to such demands has started to take off in the form of thin quad flat package (TQFP), thin small outline package (TSOP), and paper thin package (PTP). Among them, TQFP and TSOP are a method of manufacturing a thin package by minimizing each process parameter by connecting a semiconductor chip and a lead by conventional wire bonding.
그리고, PTP는 TAB(Tape Automated Bonding)를 이용하여 얇은 패키지를 형성하는 방법이다. 즉, 리드프레임과 도선역할을 하는 금속 패턴이 베이스 필름상에 형성되고 금속으로 이루어진 범프(bump)에 의하여 베이스 필름상의 금속패턴과 반도체 칩의 패드를 본딩(bonding)하는 표면실장형 패키지 기술의 일종으로 본딩 와이어(bonding wire)를 사용하는 방식과는 전혀 다른 진보된 기술이며, 소형 계산기, 전탁, LCD 및 컴퓨터등에 주로 이용되고 있다.In addition, PTP is a method of forming a thin package using Tape Automated Bonding (TAB). That is, a kind of surface mount package technology in which a metal pattern serving as a lead frame and a lead frame is formed on the base film, and the metal pattern on the base film is bonded to the pad of the semiconductor chip by a bump made of metal. It is an advanced technology that is completely different from the method of using a bonding wire, and is mainly used in small calculators, electronic deposits, LCDs, and computers.
제4도는 종래 기술인 와이어 본딩에 의해 제조되는 TSOP의 단면도이다.4 is a cross-sectional view of a TSOP manufactured by conventional wire bonding.
상기 TSOP는 반도체 칩(41)을 탑재하기 위한 리드프레임 패드(42)가 상기 반도체 칩(41)과 와이어(43)로 연결되는 내부리드(44)보다 낮게 위치되어 있다. 상기 반도체 칩(41)이 중앙에 위치하도록 상기 내부리드(44)까지 성형수지(46)로 몰딩되어 있다. 몰딩되지 않은 외부리드(45)들은 하향절곡되어 있다.In the TSOP, a lead frame pad 42 for mounting the semiconductor chip 41 is positioned lower than an inner lead 44 connected to the semiconductor chip 41 and the wire 43. The semiconductor chip 41 is molded with a molding resin 46 to the inner lead 44 so that the semiconductor chip 41 is located at the center. The unmolded outer leads 45 are bent downward.
상기 구조인 TSOP는 와이어(43)의 루프(loop)를 낮게 조절하여 1mm 정도의 두께를 갖는 얇은 패키지를 실현할 수 있다.The TSOP having the above structure can adjust a loop of the wire 43 low to realize a thin package having a thickness of about 1 mm.
그러나, 상술한 TSOP는 반도체 칩의 두께, 루프 높이등의 제약, 반도체 칩등의 상하부를 완전히 에워싸는 성형수지, 즉 반도체 칩 위의 수지 두께, 리드프레임 밑의 수지두께에 의해 박형화에 한계가 있다.However, the above-mentioned TSOP has a limitation in thinning due to the limitations of the thickness of the semiconductor chip, the loop height, and the like, and the molding resin completely enclosing the upper and lower portions of the semiconductor chip, that is, the resin thickness on the semiconductor chip and the resin thickness under the lead frame.
또한, TOSP는 패키지의 박형화에 따라 성형수지가 얇아 수지부에 걸리는 응력은 수지두께의 제곱에 반비례하여 크게 되기 때문에 리플로우 크랙(reflow crack)등 여러가지 패키지 크랙이 발생하는 문제점이 있다. 즉, 리드프레엄 패드(42)의 하부에 몰딩시 흡수된 수분이 응집되어 스트레스(Stress)에 의해 패키지에 균열(crack)을 유발시킨다. 이러한 패키지 크랙에 대한 대책으로써 리드프레임에 딤플(demple), 슬롯(slot) 및 폴리이미드(polyimide)도포등 여러가지 방법을 시도하여 성형수지와의 접착력 향상을 꾀하고 있다. 그러나 폴리이미드 도포 방법은 새로운 공정 추가등 공정상의 불리함이 있고, 슬롯은 칩과 성형수지 와의 밀착성 저하로 인한 슬롯 부위에서 여전히 패키지 클랙이 유발되고 있다.In addition, the TOSP has a problem in that various package cracks such as reflow cracks occur because the molding resin is thin and the stress applied to the resin part increases in inverse proportion to the square of the resin thickness. That is, the moisture absorbed during molding in the lower portion of the lead premium pad 42 is agglomerated to cause a crack in the package by stress (Stress). As a countermeasure against such package cracks, various methods such as dimples, slots, and polyimide are applied to the lead frame to improve adhesion to the molding resin. However, the polyimide coating method has disadvantages in the process such as the addition of a new process, and the slots are still causing package cracks at the slots due to the poor adhesion between the chip and the molding resin.
제5도는 종래의 플립칩 패키지의 단면도이다. 상기 플립칩 패키지는 내부리드(54)의 상부에 집적회로가 형성된 면이 아래로 향하도록 반도체 칩(51)이 범프(53)에 의해 본딩되어 있고, 상기 반도체 칩(51)이 중앙에 위치하도록 성형수지(56)에 의해 상기 내부리드(54)들까지 몰딩되어 있으며, 외부리드(55)가 절곡되어있다.5 is a cross-sectional view of a conventional flip chip package. In the flip chip package, the semiconductor chip 51 is bonded by the bumps 53 so that the surface on which the integrated circuit is formed on the inner lead 54 faces downward, and the semiconductor chip 51 is located at the center. The inner lead 54 is molded by a molding resin 56, and the outer lead 55 is bent.
상술한 플립칩 패키지는 반도체 칩(51)이 내부리드(54)에 의해 지지되므로 별도의 리드프레임 패드가 필요하지 않으므로 스트레스에 의한 패키지의 균열을 방지하고 박형화할 수 있다. 그러나 플립 칩 패키지 역시 성형수지에 의해 박형화에 한계가 있다.In the above-described flip chip package, since the semiconductor chip 51 is supported by the inner lead 54, a separate leadframe pad is not required, and thus the crack of the package due to stress can be prevented and thinned. However, the flip chip package also has a limitation in thinning due to the molding resin.
이 발명의 목적은 접착물이 형성된 필름캐리어상에 반도체 칩과 리드프레임을 접착한 상태에서 그 반도체 칩과 리드프레임 및 본딩와이어를 성형수지로 봉지하여 패키지 몸체의 두께가 얇고 반도체 칩과 내부리이드들의 저부면이 노출된 반도체 패키지를 제조하는 방법을 제공하는데 있다.An object of the present invention is to seal the semiconductor chip, lead frame and bonding wire with a molding resin in the state that the semiconductor chip and lead frame are adhered on the film carrier on which the adhesive is formed, so that the thickness of the package body is thin and The present invention provides a method of manufacturing a semiconductor package having exposed bottom surfaces.
이와 같은 목적을 달성하기 위한 이 발명은, 접착물을 상층으로 하는 필름캐리어의 그 접작물과 리드프레임을 접착하는 단계와, 그 접착된 리드프레임의 디바이스 구멍에 의해 노출된 영역이 상기 접착물상에 반도체 칩을 접착하는 단계와, 그 반도체 칩의 단자패드와 리드프레임의 내부리이드를 본딩와이어로 각각 연결한 후 그 반도체 칩과 본딩와이어 및 리드프레임을 성형수지로 봉지하여 패키지 몸체를 형성하는 단계와, 그 패키지 몸체의 외부로 돌출되어 있는 리드프레임의 불필요한 부분을 제거하는 단계와, 그 패키지 몸체의 저부면에 남아있는 상기 필픔캐리어를 제거하여 그 반도체 칩과 내부리이드의 저부면을 노출시키는 단계를 포함하는 것을 특징으로 하고 있습니다.The present invention for achieving the above object, the step of adhering the lead frame and the joint of the film carrier with the adhesive layer as an upper layer, and the area exposed by the device hole of the bonded lead frame on the adhesive Bonding the semiconductor chip, connecting the terminal pad of the semiconductor chip and the inner lead of the lead frame with bonding wires, and then encapsulating the semiconductor chip, the bonding wire and the lead frame with a molding resin to form a package body; Removing unnecessary portions of the lead frame protruding out of the package body, and removing the peel carrier remaining on the bottom surface of the package body to expose the bottom surface of the semiconductor chip and the inner lead. It is characterized by including.
이하, 이 발명에 따른 반도체 패키지의 제조방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a preferred embodiment of a method of manufacturing a semiconductor package according to the present invention will be described in detail with reference to the accompanying drawings.
제1도는 이 발명의 일 실시예에 따른 반도체 패키지의 제조방법에 의해 제조된 반도체 패키지가 인쇄회로기판에 실장된 경우를 나타내는 수직 단면도이다.1 is a vertical cross-sectional view showing a case where a semiconductor package manufactured by a method for manufacturing a semiconductor package according to an embodiment of the present invention is mounted on a printed circuit board.
제1도에 나타낸 바와 같이, 반도체 칩(10)과, 상기 반도체 칩(10)의 둘레에 상기 반도체 칩(10)의 바닥면(11)과 동일면상에 바닥면(21)을 유지하는 리드프레임(20)이 패키지 몸체(40)의 합에서 노출되게 구성되어 있다.As shown in FIG. 1, a lead frame for holding the semiconductor chip 10 and the bottom surface 21 on the same plane as the bottom surface 11 of the semiconductor chip 10 around the semiconductor chip 10. 20 is configured to be exposed at the sum of the package bodies 40.
상기 반도체 칩(10)에는 실제 다수개의 단자 패드가 형성되어 있고, 상기 리드프레임(20)은 반도체 칩(10)의 둘레에 다수개의 내부리드가 형성되어 있다. 실제 도면 부호 20은 내부리드가 되나 편의상 리드프래임(20)으로 통칭하도록 한다.A plurality of terminal pads are actually formed on the semiconductor chip 10, and a plurality of internal leads are formed around the semiconductor chip 10 in the lead frame 20. Actual reference numeral 20 is an internal lead, but is referred to collectively as a lead frame 20 for convenience.
반도체 칩(10)의 단자 패드와 리드프레임(20)의 내부리드를 전기적으로 연결시켜주는 다수개의 본딩 와이어(30)가 형성되어 있다.A plurality of bonding wires 30 are formed to electrically connect the terminal pad of the semiconductor chip 10 and the inner lead of the lead frame 20.
상기 반도체 칩(10), 리드프레임(20) 및 본딩 와이어(30)는 성형수지로 밀봉되어있는데, 상기 반도체 칩(10) 및 리드프레임(20)의 바닥면(11),(21)이 노출되게 밀봉되어 있다. 이것이 이 발명의 특징적인 구조로서, 종래 기술과는 달리 패키지 몸체(40)가 상기 반도체 칩(10) 또는 리드프레임(20) 상부만을 밀봉하고 있다.The semiconductor chip 10, the lead frame 20 and the bonding wire 30 are sealed with a molding resin, and the bottom surfaces 11 and 21 of the semiconductor chip 10 and the lead frame 20 are exposed. It is sealed tightly. This is the characteristic structure of this invention, unlike the prior art, the package body 40 seals only the upper portion of the semiconductor chip 10 or the lead frame 20.
이와 같은 구조의 반도체 패키지는 패키지 몸체(40)의 하부면을 따라 노출된 리드프레임(20)의 바닥면(21)이 도면에서 예시되었듯이 인쇄회로기판(60)상에 열압착 방식에 의해 눌러퍼진 솔더 범프(50)로써 직접 인쇄회로기판의 배선과 전기적으로 접합되게 실장된다.The semiconductor package having such a structure is pressurized by a thermocompression method on the printed circuit board 60, as illustrated in the drawing, the bottom surface 21 of the lead frame 20 exposed along the lower surface of the package body 40. The spread solder bumps 50 are mounted to be electrically connected to the wirings of the printed circuit board directly.
상기와 같이 구조를 갖는 반도체 패키지를 제조하는 반도체 패키지의 제조방법를 살펴보면 다음과 같다. 먼저, 제2도(a)에 나타낸 바와 같이 폴리이미드, 폴리에스텔, 폴리에테로 술폰등의 고분자 재료로 만들어진 필름캐리어(22)를 준비한다. 상기 필름캐리어(22)상에는 접착물(23)이 부착되어 있다. 준비된 상기 필름캐리어(22)상에 접착물(23)을 매개하여 리드프레임(20)을 접착시킨다. 상기 리드프래임(20)은 철ㆍ니켈합금계, 구리 또는 구리합금계의 금속으로 디바이스구멍과 내부리드 및 외부리드가 펀칭 가공된 것이다. 또한, 상기 리드프레임(20)은 성형공정시 필름캐리어(22)와의 열팽창정합성을 고려하여 다른 메탈로 구성할 수도 있다. 상기 리드프레임(20)을 접착한 후, 리드프레임(20)의 디바이스 구멍을 통하여 반도체 칩(10)을 상기 리드프레임(10)의 접착시와 마찬가지로 접착물(23)상에 접착시킨다.Looking at the manufacturing method of a semiconductor package for manufacturing a semiconductor package having a structure as described above are as follows. First, as shown in Fig. 2A, a film carrier 22 made of a polymer material such as polyimide, polyester, polyether sulfone, etc. is prepared. An adhesive 23 is attached onto the film carrier 22. The lead frame 20 is adhered to the prepared film carrier 22 by the adhesive 23. The lead frame 20 is a metal of iron and nickel alloy, copper or copper alloy, in which device holes, inner leads and outer leads are punched out. In addition, the lead frame 20 may be formed of another metal in consideration of thermal expansion compatibility with the film carrier 22 during the molding process. After the lead frame 20 is adhered, the semiconductor chip 10 is adhered to the adhesive 23 through the device hole of the lead frame 20 as in the case of the lead frame 10.
다음은 제2도(b)와 같이 통상의 와이어 본딩 공정을 실시하여 반도체 칩(10)과 리드프레임(20)의 내부리드를 와이어(30)로 연결한다.Next, as shown in FIG. 2 (b), a normal wire bonding process is performed to connect the semiconductor chip 10 and the inner lead of the lead frame 20 with the wire 30.
계속해서 제2도(c)와 같이 상기 와이어 본딩 공정후 반도체 칩(l0)을 보호하기 위해 에폭시 컴파운드(Epoxy Compound)로 봉합시키는 성형 공정을 실시하여 패키지 몸체(40)를 형성한다.Subsequently, as shown in FIG. 2C, the package body 40 is formed by sealing the semiconductor chip 10 with an epoxy compound to protect the semiconductor chip 10 after the wire bonding process.
그리고 리드프레임(20)의 오염물질을 제거시키는 전처리 공정과, 상기 패키지 몸체(40) 부위를 일정모양으로 형성시키는 트리밍(Triming) 공정을 차례로 실시한다. 제2도(c)는 몰드 공정후 상기 트리밍 공정을 실시한 상태의 단면도이다.In addition, a pretreatment step of removing contaminants of the lead frame 20 and a trimming step of forming a portion of the package body 40 in a predetermined shape are sequentially performed. 2C is a cross-sectional view of the trimming process performed after the mold process.
상기 단면도와 같이 패키지 몸체(40)부위에 돌출된 리드프레임(20)의 댐바를 포함한 불필요한 부분을 커팅(cutting)하여 개개의 패키지로 분리한다. 이때, 상기 댐바의 커팅시 리드프레임(20)하부의 접착물(23)및 필름캐리어(22)도 동시에 커팅된다.As shown in the cross-sectional view, unnecessary parts including the dam bar of the lead frame 20 protruding from the package body 40 are cut and separated into individual packages. At this time, the adhesive 23 and the film carrier 22 under the lead frame 20 are also simultaneously cut when the dam bar is cut.
그리고 패키지 몸제(40) 부위에 돌출되는 외부리더의 길이는 짧게 형성될수록 좋다. 외부리더는 실제적으로 종래의 경우처럼 패키지 몸체의 측벽으로 지네발처럼 돌출된 핀이 없게 되므로 패키지 몸체(40)의 측벽과 일직선으로 짧게 가져가는 것이 바람직하겠지만 공정 여유도를 고려하여 공정을 진행한다.And the length of the outer leader protruding to the package body 40, the shorter the better. Since the external reader is practically no pin, protruding like a centipede to the side wall of the package body as in the conventional case, it is preferable to bring the short side in line with the side wall of the package body 40, but the process proceeds in consideration of the process margin.
마지막으로 제2도(d)는 트리밍공정후 접착물(23)과 함께 하부의 필름 패키지(22)를 제거한다. 접착물(23)과 필름캐리어(22)의 제거방법은 그 사용 물질에 따라 다르다.Finally, FIG. 2 (d) removes the lower film package 22 together with the adhesive 23 after the trimming process. The method of removing the adhesive 23 and the film carrier 22 depends on the material used.
즉, 다층의 필름구조를 사용할 경우에는 먼저 필름캐리어(22)를 기계적으로 제거한 다음, 접착물(23)은 트라이클로로에칠렌(Trichroloethylene)등과 같은 유기 용매에 담궈 녹여낸다. 또한, U.V(Ultra violetlight) 테이프를 사용하는 경우에는 U.V광을 조사하여 패키지 몸체와 필름캐리어를 분리한다.That is, in the case of using a multi-layer film structure, first, the film carrier 22 is mechanically removed, and then the adhesive 23 is immersed in an organic solvent such as trichloroethylene and dissolved. In addition, in case of using U.V (Ultra violet light) tape, the package body and the film carrier are separated by irradiating U.V light.
상기 U.V 테이프는 일반적으로 폴리에스테르 계열의 테이프이며, 테이프 뒷면에 도포된 접착물의 접착력은 매우 강하다. 그러나 U.V광을 쪼이게 되면 접착력의 급격한 저하와 테이프의 수축이 이루어진다.The U.V tape is generally a polyester-based tape, the adhesion of the adhesive applied to the back of the tape is very strong. However, when U.V light is irradiated, the adhesion decreases rapidly and the tape shrinks.
이와 같은 방법으로 접착물(23)과 필름캐리어(22)가 제거되고 나면 패키지 몸체(40)의 하부면을 따라 반도체 칩(10)의 바닥면(11) 및 리드프레임(20)의 (21)이 노출된다.After the adhesive 23 and the film carrier 22 are removed in this manner, the bottom surface 11 of the semiconductor chip 10 and the lead frame 20 21 along the bottom surface of the package body 40. Is exposed.
지금까지 공정의 결과적 구조를 보면, 상기 접착물(23) 및 필름캐리어(22)의 제거로 노출된 리드프래임(20)의 바닥면(21)은 제1도에서 예시되었듯이 인쇄회로기판(60)상에 실장될때 열압착 방식에 의해 눌러퍼진 솔더 범프(50)로써 인쇄회로기판의 배선과 내부리드가 전기적으로 접합된다.Looking at the resulting structure of the process so far, the bottom surface 21 of the lead frame 20 exposed by the removal of the adhesive 23 and the film carrier 22 is a printed circuit board 60 as illustrated in FIG. The wiring and the internal lead of the printed circuit board are electrically connected to each other by solder bumps 50 which are pressed by the thermocompression method when mounted on the N-type.
그리고 역시 노출된 반도체 칩(10)의 바닥면(11)은 중요한 의미를 갖는다. 즉, 발생한 열을 바닥면(11)을 통하여 외부의 공기중으로 직접 방출하게 하는 방열로를 형성하므로 방열효과가 증대된다. 이 방열효과를 극대화하기 위하여 반도체 칩(11)의 바닥면에 구리(Cu)와 같은 금속 혹은 열전도성이 좋은 절연성 에폭시등의 방열물질을 형성시킬 수도 있다. 이는 도시되지 않았다.And the bottom surface 11 of the exposed semiconductor chip 10 also has an important meaning. That is, the heat radiation effect is increased by forming a heat dissipation path for directing the generated heat to the outside air through the bottom surface 11. In order to maximize the heat dissipation effect, a heat dissipation material such as a metal such as copper (Cu) or an insulating epoxy having good thermal conductivity may be formed on the bottom surface of the semiconductor chip 11. This is not shown.
또한, 반도체 칩(10)과 리드프레임(20)의 바닥면이 일치되게 몰딩된 구조로서 이는 TAB와 COB와 동등 수준의 두께를 갖는 TSOP를 실현가능하게 한다. 즉, 리드프레임(20) 및 칩(10)의 타면을 노출시키므로 그부분을 에워싸던 성형 수지의 두께만큼 박형화할 수 있게 된다.In addition, as a structure in which the bottom surface of the semiconductor chip 10 and the lead frame 20 are molded in conformity, this makes it possible to realize a TSOP having a thickness equivalent to TAB and COB. That is, since the other surfaces of the lead frame 20 and the chip 10 are exposed, the thickness of the lead resin 20 and the molding resin surrounding the portion can be reduced.
몰딩되는 상부 성형수지의 두께를 증가하더라도 전체 패키지 두께에는 차이가 없으므로 본딩 와이어들의 루프를 높게 형성할 수 있기 때문에 인장력을 줄일 수 있다. 그리고, 상기 종래의 TSOP에서 몰딩수지와의 열팽창 차이에 의한 리드프레임 패드타면의 패키지 균열에 대한 문제의 소지를 제거할 수 있다.Increasing the thickness of the upper molding resin to be molded, there is no difference in the overall package thickness, it is possible to form a high loop of bonding wires can reduce the tensile force. In addition, the conventional TSOP can eliminate the problem of the package crack on the lead frame pad surface due to the difference in thermal expansion with the molding resin.
또한, 몰딩 공정에서 반도체 칩(10) 및 리드프레임(20)의 필름캐리어(22)상에 접착물(23)로 고정 부착되고 상기 필름캐리어(22)의 밑면이 몰딩 기계에 흡착된 상태에서 진행되기 때문에 성형수지에 의한 반도체칩(10)등의 이동을 방지하여 공정 불량을 최소화할 수 있다.In the molding process, the semiconductor chip 10 and the lead frame 20 are fixedly attached to the film carrier 22 with the adhesive 23 and the bottom surface of the film carrier 22 is adsorbed by the molding machine. Therefore, it is possible to prevent the movement of the semiconductor chip 10 due to the molding resin to minimize the process defects.
제3도(a),(b)는 이 발명의 다른 실시에에 따른 반도체 패키지의 제조방법을 설명하기 위한 반도체 패키지의 단면도 및 평면도이다.3A and 3B are cross-sectional views and plan views of a semiconductor package for explaining a method of manufacturing a semiconductor package according to another embodiment of the present invention.
이 실시예는 TAB에 적용한 것으로, 리드프레임과 빔리드(beam lead)의 접합 방식이 다를 뿐 그외는 동이하다. 상술한 실시예와 동일 부분에 대해서는 동일 부호를 부여한다.This embodiment is applied to the TAB, and the joining method of the lead frame and the beam lead is different, but otherwise. The same reference numerals are given to the same parts as in the above-described embodiment.
제3도(a)에 나타낸 바와 같이, 필름캐리어(22)상에 접착물(23)를 매개하여 리드프레임(20)이 접착되어있고, 반도체 칩(10)도 상기 필름캐리어(22)상에 직접 접작되어 있다.As shown in FIG. 3 (a), the lead frame 20 is adhered to the film carrier 22 via the adhesive 23, and the semiconductor chip 10 is also formed on the film carrier 22. It is directly accessed.
상기 반도체 칩(10)의 단자에는 미리 형성된 범퍼(33)가 다수개 형성되어 있다. 상기 범프(33)는 빔리드(32)를 사용하여 상기 리드프레임(20)에 접속되어 있다. 도면 부호 31은 리드프레임(20)상의 빔리드(32)의 한 끝단을 지지하는 접착 테이프이다.A plurality of bumpers 33 formed in advance are formed at terminals of the semiconductor chip 10. The bump 33 is connected to the lead frame 20 using the beam lead 32. Reference numeral 31 is an adhesive tape that supports one end of the beam lead 32 on the lead frame 20.
이와 같은 구조는 제3도(b)의 평면도에서 더욱 쉽게 이해될 것이다.Such a structure will be more readily understood in the plan view of FIG.
폴리이미드, 폴리에스텔, 폴리에테르 술폰등의 재료로 만들어진 필름캐리어(22)와, 상기 필름캐리어(22)상에는 도시되지 않은 접착물이 부착되어 있다.A film carrier 22 made of a material such as polyimide, polyester, polyether sulfone or the like, and an adhesive (not shown) are attached on the film carrier 22.
상기 접착물상에 디바이스 구멍(35)과 내부리드 및 외부리드가 펀칭 가공되 구리 또는 구리합금계의 리드프레임(20)이 접착되어 있다. 그리고 반도체칩(10)아 상기 리드프레임(20)의 디바이스 구멍(35)을 봉하여 상기 접착물 상에 접착되어 있다.A device hole 35, an inner lead and an outer lead are punched out on the adhesive, and a lead frame 20 made of copper or copper alloy is adhered thereto. Then, the semiconductor chip 10 is sealed to the device hole 35 of the lead frame 20 and adhered to the adhesive.
상기와 같은 구조를 갖는 반도체 패키지를 제조하는 방법을 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor package having the above structure will be described.
먼저, 상부에 접착물(23)이 형성되어 있는 필름캐리어(22)상에 디바이스 구멍 및 다수의 내부리드가 형성된 리드프레임(20)을 접착시킨다. 그후, 상기 리드프레임(20)의 디바이스 구멍을 통하여 반도체 칩(10)을 상기 접착물(23)상에 접착시킨다. 이때, 반도체 칩(10)의 패드상에는 다수의 범퍼(33)가 이미 형성되어 있다. 그리고 상기 반도체 칩(10)상의 범퍼(33)와 리드프레임(20)의 내부리드를 빔리더(32)로 연결한다.First, the lead frame 20 having the device holes and the plurality of inner leads are adhered to the film carrier 22 having the adhesive 23 formed thereon. Thereafter, the semiconductor chip 10 is adhered onto the adhesive 23 through the device hole of the lead frame 20. At this time, a plurality of bumpers 33 are already formed on the pads of the semiconductor chip 10. The bumper 33 on the semiconductor chip 10 and the inner lead of the lead frame 20 are connected to the beam reader 32.
상기 빔리더(32)의 형성후 빔리더(32)의 이탈을 막기 위하여 빔리드(32)의 한 끝단을 지지하는 접착 테이프(31)를 형성한다.After the beam reader 32 is formed, an adhesive tape 31 supporting one end of the beam lead 32 is formed to prevent the beam reader 32 from being separated.
그 다음, 에폭시 컴파운드(Epoxy Compound), 즉 성형 수지로 상기 반도체 칩, 빔리더(32) 및 리드프레임(20)을 봉합시켜 패키지 몸체를 형성한다.Then, the semiconductor chip, the beam reader 32 and the lead frame 20 are sealed with an epoxy compound, that is, a molding resin to form a package body.
이때, PTP TAB는 몰딩시 문제점을 발생할 수 있으므로 컴파운드 몰딩 대신 상기 반도체 칩, 빔리더(32) 및 리드프레임(20)을 완전히 둘러싸게 포팅(Potting)공정을 실시할 수도 있다.In this case, the PTP TAB may cause a problem during molding, and thus a potting process may be performed to completely surround the semiconductor chip, the beam reader 32 and the lead frame 20 instead of compound molding.
상기 몰딩 또는 포팅공정 후, 패키지 몸체 부위에 돌출된 리드프레임(20)의 댐바를 포함한 불필요한 부분을 커팅(Cutting)하되 리드프레임(20) 하부의 접착물(23) 및 필름캐리어(22)도 동시에 커팅하여 개개의 패키지로 분리한다. 그리고 상기 접착물(23)과 함께 하부의 필름캐리어(22)를 제거하면 이 발명에 따른 패키지가 완성된다.After the molding or potting process, cutting unnecessary portions including the dam bar of the lead frame 20 protruding to the package body portion, but also the adhesive 23 and the film carrier 22 under the lead frame 20 at the same time. Cut and separate into individual packages. And removing the lower film carrier 22 together with the adhesive 23, the package according to the present invention is completed.
이와 같은 방법으로 만들어진 반도체 패키지는 다층으로 적층하여 하이 메모리 덴시티(High memory density)를 실현할 수 있다. 그 일예를 제6도에 나타내었다.The semiconductor package made in this way can be stacked in multiple layers to achieve high memory density. An example is shown in FIG.
제6도는 이 발명의 일실시예에 따른 반도체 패키지의 제조방법에 의해 제조된 반도체 패키지를 다층 적층 패키지 스테(Stacking) 구조를 나타낸 도면이다.6 is a diagram illustrating a multilayer stack package stacking structure of a semiconductor package manufactured by a method of manufacturing a semiconductor package according to an embodiment of the present invention.
반도체 칩의 바닥면과 리드프레임의 하부표면이 노출되게 밀봉된 구조의 패키지(61-64)가 다수개 적층된다. 각 패키지(61-64)는 접착제(66)로 고정 접착된다. 그리고 공통단자와 비공통단자로 분리하여 각 제키지의 외부리드간을 메탈라이제이션(Metallization)하면, 메모리 덴시티를 한개의 경우에 비해 4배로 증가시킬 수 있다.A plurality of packages 61-64 having a structure sealed to expose the bottom surface of the semiconductor chip and the lower surface of the lead frame are stacked. Each package 61-64 is fixedly glued with an adhesive 66. By separating the common terminal from the non-common terminal and metallizing the external leads of the respective packages, the memory density can be increased four times as compared to one case.
이때, 적층 패키지 구조의 높이는 각 패키지(61-64)의 높이와 접착제(66)의 높이로 결정되므로, 전체 높이는 패키지 높이(420μm)×4+접착제(100μm)×3-1980μm이다. 따라서, 2mm이내에서 단품이 16M 디렘인 경우 적층 패키지 구조를 취함으로써 64M디렘을 실현할 수 있다.At this time, since the height of the laminated package structure is determined by the height of each package 61-64 and the height of the adhesive 66, the total height is the package height (420 μm) × 4 + adhesive (100 μm) × 3-1980 μm. Therefore, when the single product is 16M DRAM within 2mm, 64M DRAM can be realized by taking a laminated package structure.
그리고 패키지가 얇을 경우에 생기는 광전효과에 의한 오동작을 없애기 위하여 총 4개의 패키지중 최상부의 패키지(61)의 두께만 450μm로 만들고 나머지 하부의 패키지(62-64)들은 350μm로 형성함으로써 약 1.8mm의 적층구조 패키지를 만들 수 있다.In order to eliminate the photoelectric effect caused when the package is thin, only the thickness of the uppermost package 61 of the total four packages is 450 μm, and the remaining lower packages 62-64 are formed at 350 μm, which is about 1.8 mm. A laminated structure package can be made.
제6도에서는 4개의 패키지를 적층한 경우를 보였는데, 용도에 따라 적정개수를 선택할 수 있다.In FIG. 6, four packages are stacked, and an appropriate number can be selected according to the use.
이와 같이 이 발명의 반도체 패키지에 따르면, 하기와 같은 효과를 기대할 수 있다.As described above, according to the semiconductor package of the present invention, the following effects can be expected.
① PTP의 단점은 몰드 수지 성형의 난점을 해결할 수 있다.① The disadvantage of PTP can solve the difficulty of molding mold resin.
② 반도체 칩 접착시 다이 어테치를 위한 접착물이 불필요하므로 원재로 절감 및 공정을 단축할 수 있다.② As the adhesive for die attach is unnecessary when the semiconductor chip is bonded, it is possible to save the raw materials and shorten the process.
③ PCB 실장시 칩의 바닥과 PCB가 직접 접촉하게 되어 열방출 효과가 우수하다.③ When the PCB is mounted, the bottom of the chip is in direct contact with the PCB.
④ 패키지 두께의 감소로 실장 밀도가 우수하다.④ Excellent package density by reducing package thickness.
⑤ 랜드패턴(land pattern) 및 풋프린터(footprint)를 감소시킬 수 있다.⑤ It can reduce land pattern and footprint.
⑥ 패키지 두께의 증가없이 와이어들의 루프를 높게 하여 인장력을 줄일 수 있다.⑥ Tensile force can be reduced by increasing loop of wires without increasing package thickness.
⑦ 패키지 균열을 방지하여 신뢰성을 향상시킬 수 있다.⑦ It can improve the reliability by preventing package crack.
⑧ 3차원의 반도체 패키지를 제공하여 메모리 덴시티를 증가할 수 있다.(8) Memory density can be increased by providing a three-dimensional semiconductor package.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920018240A KR950014120B1 (en) | 1992-10-06 | 1992-10-06 | T manufacturing method of semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920018240A KR950014120B1 (en) | 1992-10-06 | 1992-10-06 | T manufacturing method of semiconductor package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940010298A KR940010298A (en) | 1994-05-24 |
| KR950014120B1 true KR950014120B1 (en) | 1995-11-21 |
Family
ID=19340628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920018240A KR950014120B1 (en) | 1992-10-06 | 1992-10-06 | T manufacturing method of semiconductor package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950014120B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351707B1 (en) * | 1994-12-30 | 2002-11-02 | 에스케이케미칼주식회사 | Compound of platinum(ii) complex and hydroxypropyl beta-cyclodextrin |
| JP2001185651A (en) * | 1999-12-27 | 2001-07-06 | Matsushita Electronics Industry Corp | Semiconductor device and manufacturing method therefor |
| KR100490493B1 (en) * | 2000-10-23 | 2005-05-19 | 앰코 테크놀로지 코리아 주식회사 | Method for fixing semiconductor chip |
-
1992
- 1992-10-06 KR KR1019920018240A patent/KR950014120B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940010298A (en) | 1994-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6414381B1 (en) | Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board | |
| US6249052B1 (en) | Substrate on chip (SOC) multiple-chip module (MCM) with chip-size-package (CSP) ready configuration | |
| US8053880B2 (en) | Stacked, interconnected semiconductor package | |
| US7361533B1 (en) | Stacked embedded leadframe | |
| KR0169820B1 (en) | Chip scale package with metal wiring substrate | |
| JP3526788B2 (en) | Method for manufacturing semiconductor device | |
| US8110439B2 (en) | Method of stacking and interconnecting semiconductor packages via electrical connectors extending between adjoining semiconductor packages | |
| US20070158799A1 (en) | Interconnected IC packages with vertical SMT pads | |
| US7679178B2 (en) | Semiconductor package on which a semiconductor device can be stacked and fabrication method thereof | |
| US6245598B1 (en) | Method for wire bonding a chip to a substrate with recessed bond pads and devices formed | |
| KR20030018642A (en) | Stack chip module | |
| US6953709B2 (en) | Semiconductor device and its manufacturing method | |
| US6903464B2 (en) | Semiconductor die package | |
| US20070166882A1 (en) | Methods for fabricating chip-scale packages having carrier bonds | |
| US6476475B1 (en) | Stacked SRAM die package | |
| KR950014120B1 (en) | T manufacturing method of semiconductor package | |
| JP4038021B2 (en) | Manufacturing method of semiconductor device | |
| KR960000221B1 (en) | Semiconductor package | |
| JP2000299433A (en) | Laminated type package frame | |
| KR100197876B1 (en) | Semiconductor package and method of manufacturing the same | |
| US6645794B2 (en) | Method of manufacturing a semiconductor device by monolithically forming a sealing resin for sealing a chip and a reinforcing frame by transfer molding | |
| KR100520443B1 (en) | Chip scale package and its manufacturing method | |
| KR100771860B1 (en) | Semiconductor package module without a solder ball and manufacturing method the same | |
| US20030214019A1 (en) | Packaging system for semiconductor devices | |
| KR100192395B1 (en) | Multi layer package and method for manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061030 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |