Claims (5)
오차플래그 신호를 입력하여 전, 후의 오차플래그의 상태를 검출하여 제1선택신호를 출력하고 현재의 오차 플래그 신호를 제2선택신호로 출력하기 위한 오차플래그 검출수단; 상기 제2선택신호를 반전한 신호와 클럭신호를 입력하여 논리곱하여 제어 신호를 발생하기 위한 제어 신호 발생수단; 상기 클럭 신호에 응답하여 입력데이타를 지연하고 지연된 신호를 상기 제어신호에 응답하여 지연하여 상기 입력데이타의 전, 후의 데이타를 가산하고 그 평균값을 취하여 출력하기 위한 오차보간수단; 상기 제1선택신호에 응답하여 상기 오차보간수단의 출력신호와 상기 제어신호에 응답하여 지연된 출력신호를 선택적으로 출력하기 위한 제1선택수단; 상기 제2선택신호에 응답하여 상기 제1선택수단의 출력신호와 상기 클럭신호에 의해서 지연된 신호를 선택적으로 출력하기 위한 제2선택수단을 구비하여 평균치보간과 전치보간을 적응적으로 수행하는 것을 특징으로 하는 오차보간회로.Error flag detection means for inputting an error flag signal to detect a state of an error flag before and after, outputting a first selection signal and outputting a current error flag signal as a second selection signal; Control signal generating means for inputting and multiplying a signal inverting the second selection signal by a clock signal to generate a control signal; Error interpolation means for delaying input data in response to the clock signal and delaying the delayed signal in response to the control signal, adding data before and after the input data, taking an average value thereof, and outputting the average value; First selection means for selectively outputting an output signal of the error interpolation means and a delayed output signal in response to the control signal in response to the first selection signal; And second selecting means for selectively outputting an output signal of the first selecting means and a signal delayed by the clock signal in response to the second selecting signal, to adaptively perform average interpolation and pre-interpolation. Error interpolation circuit.
제1항에 있어서, 상기 오차 플래그 검출수단은 상기 클럭신호에 응답하여 상기 오차 플래그신호를 지연하기 위한 직렬 연결된 제1, 제2, 제3플립플롭들 ; 상기 플립플롭들의 제1, 제3플립플롭들의 출력신호를 입력하여 논리합하고 상기 제1선택신호를 출력하기 위한 논리합수단을 구비한 것을 특징으로 하는 오차보간장치.2. The apparatus of claim 1, wherein the error flag detecting means comprises: first, second, and third flip-flops connected in series for delaying the error flag signal in response to the clock signal; And an OR operation for inputting and ORing output signals of the first and third flip-flops of the flip-flops and outputting the first selection signal.
제2항에 있어서, 상기 제어신호 발생수단은 상기 제2선택신호를 반전하기 위한 인버터; 상기 인버터의 출력 신호와 상기 클럭신호를 입력하여 논리곱하기 위한 논리곱수단을 구비한 것을 특징으로 하는 오차보간장치.3. The apparatus of claim 2, wherein the control signal generating means comprises: an inverter for inverting the second selection signal; And an AND function for inputting and ANDing the output signal of the inverter and the clock signal.
제1항에 있어서, 상기 오차보간수단은 상기 클럭신호에 응답하여 상기 입력데이타를 지연하기 위한 직렬 연결된 제4, 제5플립플롭들; 상기 제어신호에 응답하여 상기 제5플립플롭의 출력신호를 지연하기 위한 제6플립플롭들; 상기 제4, 제6플립플롭들의 출력 신호들을 입력하여 가산하기 위한 가산기; 상기 가산기의 출력신호의 평균값을 계산하고 발생하기 위한 평균값 발생수단을 구비한 것을 특징으로 하는 오차보간장치.2. The apparatus of claim 1, wherein the error interpolation means comprises: fourth and fifth flip-flops connected in series for delaying the input data in response to the clock signal; Sixth flip-flops for delaying an output signal of the fifth flip-flop in response to the control signal; An adder for inputting and adding output signals of the fourth and sixth flip-flops; And an average value generating means for calculating and generating an average value of the output signal of the adder.
제1항에 있어서. 상기 제1, 제2선택수단은 각각 멀티플렉서로 구성된 것을 특징으로 하는 오차보간장치.The method of claim 1. And the first and second selection means each comprise a multiplexer.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.