KR950013048B1 - Multlayer package - Google Patents
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Abstract
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Description
제 1 도는 단자수와 인덕턴스와의 관계를 도시한 도면.1 is a diagram showing the relationship between the number of terminals and inductance.
제 2 도는 본 발명의 제 1실시예에 관한 반도체 장치를 도시한 평면도.2 is a plan view showing a semiconductor device according to the first embodiment of the present invention.
제 3 도는 제 2 도의 반도체 장치의 도체층 내에서의 전류 분포를 도시한 도면.FIG. 3 is a diagram showing a current distribution in a conductor layer of the semiconductor device of FIG.
제 4 도는 제 2 도의 제 1실시예의 변형예를 도시한 평면도.4 is a plan view showing a modification of the first embodiment of FIG.
제 5 도는 본 발명의 제 2실시예에 관한 반도체 장치를 도시한 평면도.5 is a plan view showing a semiconductor device according to a second embodiment of the present invention.
제 6 도는 제 5 도의 제 2실시예의 변형예를 도시한 평면도.6 is a plan view showing a modification of the second embodiment of FIG.
제 7 도는 본 발명의 제 3실시예에 관한 반도체 장치를 도시한 평면도.7 is a plan view showing a semiconductor device according to the third embodiment of the present invention.
제 8 도는 제 7 도의 제 3실시예의 변형예를 도시한 평면도.8 is a plan view showing a modification of the third embodiment of FIG.
제 9 도는 본 발명의 제 4실시예에 관한 반도체 장치를 도시한 평면도.9 is a plan view showing a semiconductor device according to the fourth embodiment of the present invention.
제 10 도는 제 9 도의 제 4실시예의 변형예를 도시한 평면도.10 is a plan view showing a modification of the fourth embodiment of FIG.
제 11 도는 본 발명의 제 5실시예에 관한 반도체 장치를 도시한 평면도.11 is a plan view showing a semiconductor device according to Embodiment 5 of the present invention.
제 12 도는 본 발명의 제 5실시예에 관한 반도체 장치를 도시한 평면도.12 is a plan view showing a semiconductor device according to the fifth embodiment of the present invention.
제 13 도는 본 발명의 제 5실시예에 관한 반도체 장치를 도시한 핑면도.13 is a ping plan view showing a semiconductor device according to the fifth embodiment of the present invention.
제 14 도는 본 발명의 제 5실시예에 관한 반도체 장치를 도시한 평면도.14 is a plan view showing a semiconductor device according to Embodiment 5 of the present invention.
제 15 도는 본 발명의 제 6실시예에 관한 반도체 장치를 도시한 평면도.15 is a plan view showing a semiconductor device according to Embodiment 6 of the present invention.
제 16 도는 본 발명의 제 7실시예에 관한 반도체 장치를 도시한 평면도.16 is a plan view showing a semiconductor device according to the seventh embodiment of the present invention.
제 17 도는 본 발명의 효과를 도시한 도면.17 shows the effect of the present invention.
제 18 도는 종래의 반도체 장치를 도시한 평면도.18 is a plan view showing a conventional semiconductor device.
제 19 도는 제 18 도의 반도체 장치의 도체층 내에서의 전류 분포를 도시한 도면.19 is a diagram showing a current distribution in a conductor layer of the semiconductor device of FIG. 18;
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 도체층 12,13 : 접속점11: conductor layer 12, 13 connection point
C1: 내부 리드측의 접속점(12)의 간격C 1 : spacing of the connection points 12 on the inner lead side
C2: 외부 리드측의 접속점(13)의 간격C 2 : Spacing of the connection point 13 on the external lead side
h : 접속점(12)에서 접속점(13)까지의 최단거리h: shortest distance from the connection point 12 to the connection point 13
P1: 리드 피치 P2: 핀 피치P 1 : lead pitch P 2 : pin pitch
본 발명은 핀,그리드,어레이,패키지(PGA)등의 다층으로 구성되는 세라믹 패키지에 사용되는 전원(VDD) 또는 접지(VSS)용 도체층의 개량에 관한 것이다.The present invention relates to an improvement of a conductor layer for a power supply (V DD ) or a ground (V SS ) used in a ceramic package composed of multilayers such as pins, grids, arrays, and packages (PGAs).
종래의 핀,그리드,어레이,패키지 등의 다층으로 구성되는 세라믹 패키지에 있어서, 전원(VDD) 또는 접지(VSS)용의 도체용은, 예를 들면 제 18 도에 도시한 바와 같이 구성된다. 즉, 도체층(11)은 크고 작은 2개의 정방향으로 끼워진 부분이 필름상의 도전체로 구성되어 있다. 도체층(11)의 내측 가장자리부에는 내부리드에 접속되는 접속점(12)가 복수개 설치되어 있다. 일반적으로 접속점(12)는 내부 리드에 본딩부를 형성할 때 도체층(11)의 내측 가장자리부에 불규칙적으로 배치되기 때문에, 접속점(12)의 간격이 일정하지 않다. 또, 도체층(11)의 외측 가장자리부에는 외부 리드(핀)에 접속되는 접속점(13)이 복수개 설치되어 있다. 일반적으로, 접속점(13)은 다른 외부 리드(신호의 입출력 단자 또는 핀)와의 관계에서, 도체층(11)의 외측가장자리부에 불규칙적으로 배치되기 때문에 접속점(13)의 간격은 접속점(12)와 마찬가지로 일정하지 않다. 또 종래의 세라믹 패키지는 도체층(11)의 형성과는 관계없이 접속점(12 및 13)의 배치나 수가 결정되어 있다. 즉 종래에는 접속점(12 및 13)의 배치 방법이나 리드 수의 설정 방법에 관한 규칙이 존재하지 않았다.In a conventional ceramic package composed of multiple layers such as pins, grids, arrays, and packages, the conductors for the power supply V DD or the ground V SS are configured as shown in FIG. 18, for example. . That is, in the conductor layer 11, two large and small portions sandwiched in the positive direction are composed of a film-like conductor. The inner edge part of the conductor layer 11 is provided with a plurality of connection points 12 connected to the inner lead. In general, since the connection point 12 is irregularly disposed at the inner edge portion of the conductor layer 11 when forming the bonding portion in the inner lead, the spacing of the connection point 12 is not constant. Moreover, the outer edge part of the conductor layer 11 is provided with the some connection point 13 connected to an external lead (pin). Generally, since the connection point 13 is irregularly disposed in the outer edge portion of the conductor layer 11 in relation to other external leads (signal input / output terminals or pins), the distance between the connection point 13 and the connection point 13 is different from that of the connection point 12. Likewise not constant. In the conventional ceramic package, the arrangement and number of the connection points 12 and 13 are determined irrespective of the formation of the conductor layer 11. That is, conventionally, there was no rule regarding the arrangement of the connection points 12 and 13 and the setting method of the number of leads.
그러나, 패키지 내부의 칩에 형성된 출력 버퍼가 복수개 동시에 온 상태로 된 경우등 단시간에 큰 전류를 공급해야 하는 경우가 있다. 이러한 경우 종래의 패키지에서는 전원(VDD) 또는 접지(VSS)용의 도체층(11)에 흐르는 전류는 불균일하기 때문에, 전원 전위 또는 접지 전위의 변동이 커진다. 이러한 변동은 이른바 동시 스위칭 노이즈라 불리고, 입력 버퍼나 로직 회로의 오동작을 초래하는 결점이 있다. 또 제 19 도는 종래의 패키지에 있어서, 예를 들면 접지 VSS용의 도체층(11)의 전류 분포를 도시하는 것으로, D는 전류가 집중되어 있는 지역이다.However, there are cases where a large current must be supplied in a short time, such as when a plurality of output buffers formed on a chip inside a package are simultaneously turned on. In this case, in the conventional package, the current flowing through the conductor layer 11 for the power supply V DD or the ground V SS is nonuniform, so that the variation in the power supply potential or the ground potential becomes large. This variation is called simultaneous switching noise and has the drawback of causing malfunction of the input buffer or logic circuit. 19 shows the current distribution of the conductor layer 11 for ground V SS in the conventional package, where D is a region where current is concentrated.
이와 같이 종래에는 다층,세라믹,패키지의 전원(VDD) 또는 접지(VSS)용 도체층과, 내부 리드 또는 외부 리드와의 접속점 배치가 불규칙적으로 결정되어 있기 때문에 도체층내의 전류 분포가 불균일해서 동시 스위칭 노이즈가 증대하는 결점이 있었다.As described above, since the arrangement of connection points between the power supply layer (V DD ) or the ground (V SS ) of the multilayer, ceramic and package and the internal lead or the external lead is irregularly determined, the current distribution in the conductor layer is uneven. There was a drawback of increasing simultaneous switching noise.
본 발명은 상기 결점을 해결하는 것으로, 다층 세라믹 패키지의 전원(VDD) 또는 접지(VSS)용의 도체층내의 전류 분포를 균일하게 함으로써 도체 저항 및 인덕턴스의 저감을 도모하고, 또 동시 스위칭 노이즈를 저감하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention solves the above-described drawbacks, and by reducing the current resistance in the conductor layer for the power supply (V DD ) or ground (V SS ) of the multilayer ceramic package, the conductor resistance and inductance are reduced, and the simultaneous switching noise is achieved. To reduce the
상기 목적을 달성하기 위해 본 발명의 반도체 장치는 전원용 또는 접지용 도체층을 가지고, 상기 도체층과 내부 리드가 접속되는 복수의 제 1접속점의 간격 C1및 상기 도체층과 외부 리드가 접속되는 복수의 제 2접속점의 간격 C2가 모두 상기 제 1접속점에서 상기 제 2접속점까지의 최단 거리 h의 3/8 이하로 되어 있다.In order to achieve the above object, the semiconductor device of the present invention has a conductor layer for power supply or grounding, and a plurality of intervals C 1 between a plurality of first connection points to which the conductor layer and the internal lead are connected, and a plurality of the conductor layer and the external lead connected to each other. The spacing C 2 of the second connection points is equal to or less than 3/8 of the shortest distance h from the first connection point to the second connection point.
또, 상기 제 1접속점의 수와 제 2접속점의 수가 같으면 더욱 효과적이다.Further, it is more effective if the number of the first connection points and the number of the second connection points are the same.
또, 상기 제 1접속점과 제 2 접속점은 짝을 이루고, 그 짝을 이루는 제 1접속점과 제 2 접속점은 최단 거리에서 대향하도록 형성되어 있다.The first connection point and the second connection point are paired, and the paired first connection point and the second connection point are formed to face each other at the shortest distance.
또 복수의 제 2접속점의 간격 C2는 모두 C2/h가 3/8이하여도 좋다.Also a plurality of intervals of the second connection point may be a C 2 are both less than C 2 / h is 3/8.
상기 구성에 따르면, 복수의 제 1 및 제 2접속점의 간격(C1및 C2)가, 모두 거리 h의 3/8 이하이다. 따라서 전원 또는 접지용의 도체층내의 전류 분포가 균일화되고, 도체 저항 및 인덕턴스가 저감되어, 동시 스위칭 노이즈가 저감된다.According to the above configuration, the intervals C 1 and C 2 of the plurality of first and second connection points are all 3/8 or less of the distance h. Therefore, the current distribution in the conductor layer for power supply or ground is made uniform, the conductor resistance and inductance are reduced, and the simultaneous switching noise is reduced.
또, 제 1 및 제 2접속점의 수를 같게 하여 제 1 및 제 2접속점을 짝으로 구성하고, 제 2점속점의 간격이 모두 C2/h≤3/8을 만족하면, 더욱 효과적으로 도체 저항 및 인덕턴스를 저감할 수 있다.Further, when the number of the first and second connection points is the same and the first and second connection points are configured in pairs, and the interval between the second point acceleration points satisfies C 2 / h ≤ 3/8, the conductor resistance and Inductance can be reduced.
이하 도면을 참조하면서, 본 발명의 한 실시예에 대해 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
동시 스위칭 노이즈의 증대는, 다층 세라믹 패키지의 전원(VDD) 또는 접지(VSS)용의 도체층 인덕턴스의 증대에 기인한다고 생각된다. 결국 종래의 패키지에서는 제 19 도에 도시한 바와 같이 도체층(11)과 내부 리드 또는 외부 리드와의 접속점(12 및 13)이 불규칙적으로 결정되어 있기 때문에 도체층(11)내의 전류 분포가 불균일하여 도체층(11)의 인덕턴스가 증대했다.The increase in the simultaneous switching noise is considered to be due to the increase in the conductor layer inductance for the power supply V DD or ground V SS of the multilayer ceramic package. As a result, in the conventional package, as shown in FIG. 19, since the connection points 12 and 13 between the conductor layer 11 and the inner lead or the outer lead are irregularly determined, the current distribution in the conductor layer 11 is uneven. The inductance of the conductor layer 11 increased.
그래서 본 발명은 도체층내의 전류 분포가 균일에 가까운 상태로 되는 다층 구조의 세라믹 패키지를 개발한 것이다. 결국 본 발명은 도체층내의 전류 분포가 균일할때 도체 저항 및 인덕턴스가 최소로 되는 점에 착안하여 도체층내의 전류 분포를 균일에 가까운 상태로 함으로써 동시 스위칭 노이즈의 저감을 도모한다.Thus, the present invention has developed a ceramic package having a multilayer structure in which the current distribution in the conductor layer is near uniform. Consequently, the present invention focuses on the fact that the conductor resistance and inductance are minimized when the current distribution in the conductor layer is uniform, thereby reducing the simultaneous switching noise by making the current distribution in the conductor layer close to uniform.
도체층내의 전류 분포를 균일하게 하기 위해서는 먼저 리드 수와 도체층 인덕턴스와의 상관관계를 검토할 필요가 있다. 제 1 도는 이러한 상관 관계를 도시한 것으로, 동 도면에서는 리드의 단자 수가 증가함(리드간격이 축소함)에 따라 인덕턴스가 균일한 상태에 가까워지는 것을 알았다. 상기 검토 결과를 포함한 전류분포의 해석 결과에서 도체층내의 전류 분포를 균일화하기 위한 조건으로서 이하의 결론을 얻을 수 있었다.In order to make the current distribution in the conductor layer uniform, it is necessary to first examine the correlation between the number of leads and the conductor layer inductance. FIG. 1 shows such a correlation. In the figure, it is found that the inductance becomes closer to a uniform state as the number of terminals of the lead increases (the lead spacing decreases). In the analysis results of the current distribution including the above-described results, the following conclusions were obtained as conditions for equalizing the current distribution in the conductor layer.
A) 제 1조건A) First condition
내부 리드측의 접속점과 이것에 가장 가까운 외부 리드측 접속점과의 거리가 최단 거리로 되도록 각각의 접속점을 배치한다. 즉 도체 저항 및 자기 인덕턴스는 내부 리드측의 접속점에서 외부 리드측의 접속점까지의 거리(도체층에 있어서 전류 경로의 길이)가 지배적인 파라메터로 되어 있기 때문에 해당 거리가 최단으로 되도록 각각의 접속점을 배치하면 된다.Each connection point is arrange | positioned so that the distance between the connection point of an inner lead side and the external lead side connection point nearest to this may become a shortest distance. That is, since the conductor resistance and the magnetic inductance are the dominant parameters of the distance from the connection point on the inner lead side to the connection point on the external lead side (the length of the current path in the conductor layer), the respective connection points should be arranged so that the distance is shortest. Just do it.
B) 제 2조건B) Second condition
외부 리드측의 접속점 수와 내부 리드측의 접속점 수를 같게 하고 또 외부 리드측의 접속점과 이것에 대응하는 내부 리드측의 접속점과의 거리가 최단 거리로 되도록 각각의 접속점을 배치한다. 즉 전류 분포의 불균일이나 집중을 감소시키기 위해서는 도체층내에 있어서 전위 분포를 균일하고 대칭적으로 하는 것이 효과적이다.Each connection point is arrange | positioned so that the number of connection points of an external lead side may be equal to the number of connection points of an internal lead side, and the distance between the connection point of an external lead side and the connection point of an internal lead side corresponding to this will be the shortest distance. In other words, in order to reduce the variation and concentration of the current distribution, it is effective to make the potential distribution uniform and symmetrical in the conductor layer.
C) 제 3조건C) Third condition
내부 리드측의 복수의 접속점 간격은 내부 리드측의 접속점으로부터 외부 리드측의 접속점까지의 최단 거리의 3/4 이하로 설정한다. 또 외부 리드측의 복수의 접속점의 간격은 동일하게 내부 리드측의 접속점에서 외부 리드측의 접속점까지의 3/4 이하로 설정한다. 즉 전기 영상법에 의해 내부 리드측의 접속점과 외부 리드측의 접속점과의 중간점 부근에서의 전류 분포를 생각하면 다음 식(1)에 도시한 바와 같이 하나의 내부리드측의 접속점에서 유출되는 전류의 밀도가 약 1/2로 되는 점에서 이것에 인접하는 내부 리드측의 접속점에서 유출되는 전류와 중복되면 반도체 전체에서 거의 균일한 전류 분포가 얻어지는 것을 알았다.The plurality of connection point intervals on the inner lead side are set to 3/4 or less of the shortest distance from the connection point on the inner lead side to the connection point on the external lead side. Similarly, the distance between the plurality of connection points on the external lead side is set equal to or less than 3/4 from the connection point on the internal lead side to the connection point on the external lead side. In other words, considering the current distribution in the vicinity of the intermediate point between the connection point of the inner lead side and the connection point of the external lead side by the electric imaging method, the current flowing out from the connection point of one internal lead side as shown in the following equation (1). It was found that when the density of was about 1/2, when the current flowed out from the connection point on the inner lead side adjacent thereto, a nearly uniform current distribution was obtained throughout the semiconductor.
W={(4×h6)1/29-h2}1/2……………………………………………… (1)W = {(4 × h 6 ) 1/2 9-h 2 } 1/2 ... … … … … … … … … … … … … … … … … … (One)
=0.766,h= (3/4) ,h= 0.766, h = (3/4), h
(단, W는 내부 리드측 또는 외부 리드측의 복수의 접속점의 간격, h는 내부 리드측의 접속점에서 외부 리드측의 접속점까지의 최단 거리이다)(W is the distance between the plurality of connection points on the inner lead side or the external lead side, and h is the shortest distance from the connection point on the inner lead side to the connection point on the external lead side.)
또, 이 경우 내부 리드측의 접속점과 외부 리드측의 접속점과의 중간점 부근의 전류 분포가 균일화된 것으로, 중심점에서 떨어짐에 따라 전류 분포는 불균일해진다.In this case, the current distribution in the vicinity of the intermediate point between the connection point on the inner lead side and the connection point on the external lead side is equalized, and the current distribution becomes uneven as it falls from the center point.
D) 제 4조건D) Fourth condition
내부 리드측의 접속점의 간격을 내부 리드측의 접속점에서 외부 리드측의 접속점까지의 최단 거리의 3/8 이하로 되도록 설정하고, 또 외부 리드측의 접속점까지의 최단 거리의 3/8 이하로 되도록 설정하면 도체층내의 전류 분포가 대략 균일하다고 볼 수 있다. 즉, 측정이나 해석 결과에서 도체층내의 전류 분포가 균일하다고 간주하는 조건은 전류가 균일하게 흐르고 있는 영역이 도체층 전체의 1/2 이상을 차지할 필요가 있는 것을 알았다. 즉, 이러한 조건을 만족하는 각 접속점의 간격은 다음 식(2)에 도시한 바와 같이 내부 리드측의 접속점에서 외부 리드측의 접속점까지의 최단 거리의 3/8 이하로 된다.The distance between the connection points on the inner lead side is set to be 3/8 or less of the shortest distance from the connection point on the inner lead side to the connection point on the external lead side, and to be 3/8 or less of the shortest distance from the connection point on the external lead side. If set, the current distribution in the conductor layer can be considered to be approximately uniform. In other words, it was found that the area where the current flows uniformly should occupy at least half of the entire conductor layer in the conditions under which the current distribution in the conductor layer is uniform in the measurement or analysis result. That is, the interval of each connection point which satisfies these conditions becomes 3/8 or less of the shortest distance from the connection point of an inner lead side to the connection point of an external lead side, as shown to following formula (2).
W≤2×(3/4)×(1/2)×{(1/2)×h}≤(3/8),h………………………… (2)W? 2 x (3/4) x (1/2) x {(1/2) x h}? (3/8), h... … … … … … … … … … (2)
(단, W는 내부 리드측 또는 외부 리드측의 복수의 접속점의 간격, h는 내부 리드측의 접속점에서 외부 리드측의 접속점까지의 최단 거리이다.)(W is the interval between the plurality of connection points on the inner lead side or the external lead side, and h is the shortest distance from the connection point on the inner lead side to the connection point on the external lead side.)
상기 제 1 내지 제 4조건을 적어도 하나 만족하는 다층 구조의 세라믹 패키지에서는 전원(VDD) 또는 접지(VSS)용의 도체층내의 전류 분포를 균일화할 수 있다. 따라서 도체 저항 및 인덕턴스를 저감할 수 있어서 동시 스위칭 노이즈를 저감할 수 있다. 또 본 발명은 예를 들면 세라믹 ,핀,그리드,어레이 패키지에 적용하는 경우에는 핀,피치가 50[mil] 이하, 핀 수가 400 이상인 것이 가장 적당하다. 또 예를 들면 세라믹,플랫,패키지에 적용하는 경우에는 리드,피치가 25[mil] 이하, 리드 수가 300 이상인 것이 가장 효과적이다.In a multilayer ceramic package that satisfies at least one of the first to fourth conditions, the current distribution in the conductor layer for the power supply V DD or the ground V SS may be uniform. Therefore, conductor resistance and inductance can be reduced, and simultaneous switching noise can be reduced. In the present invention, for example, when applied to a ceramic, pin, grid, or array package, the pin and pitch are 50 [mil] or less and the pin number is 400 or more. For example, when applied to ceramic, flat or package, it is most effective that the lead and pitch are 25 [mil] or less and the number of leads is 300 or more.
제 2 도는 본 발명의 제 1실시예에 관한 반도체 장치의 평면도를 도시한 것이다. 제 2 도에 11은 다층 세라믹,패키지의 전원(VDD) 또는 접지(VSS)용 도체층이다. 또,12는 내부 리드와 도체층과의 접속점으로, C1은 접속점(12)의 간격을 나타낸다. 또 13은 외부 리드와 도체층과의 접속점이고, C2는 도체층(11)의 모서리부를 제외한 접속점(13)의 간격을 나타낸다.2 is a plan view showing a semiconductor device according to the first embodiment of the present invention. 11 is a conductor layer for power supply V DD or ground V SS of a multilayer ceramic package. Further, 12 is a connection point to the inner leads and the conductive layer, C 1 represents the distance between the connection point (12). Further jeomyigo 13 is connected between the outer leads and the conductive layer, C 2 represents the distance between the connection point (13) other than the edge portion of the conductive layer 11.
본 실시예에서는 상기 제 1, 제 3 및 제 4조건을 만족하도록 반도체 장치가 구성되어 있다. 즉 접속점(12)의 간격 C1은 내부 리드측의 접속점에서 외부 리드측의 접속점까지의 최단 거리 h의 3/8 이하로 되도록 설정되어 있다. 또 접속점(13)의 간격 C2는 마찬가지로 내부 리드측의 접속점에서 외부 리드측의 접속점까지의 최단 거리 h의 3/8이하로 되도록 설정되어 있다.In this embodiment, the semiconductor device is configured to satisfy the first, third and fourth conditions. In other words, the interval C 1 of the connection point 12 is set to be 3/8 or less of the shortest distance h from the connection point on the inner lead side to the connection point on the external lead side. In interval C 2 of the connection point 13 it is set so that at the connection point of the inner lead side to 3/8 or less of the shortest distance from the connection point of the outer lead side, like h.
제 3 도는 제 2 도에 도시한 다층 세라믹 패키지의 도체층(11)내에서의 전류 분포를 도시한다. 제 3 도에서 D가 전류를 집중하고 있는 영역이다. 동 도면에서 알 수 있는 바와 같이 본 발명에 따르면 종래의 것보다도 도체층(11)내에서의 전류 분포가 균일해진다. 따라서 도체 저항 및 인덕턴스를 저감할 수 있어서 동시스위칭 노이즈가 저감된다.FIG. 3 shows the current distribution in the conductor layer 11 of the multilayer ceramic package shown in FIG. In FIG. 3, D is a region where current is concentrated. As can be seen from the figure, according to the present invention, the current distribution in the conductor layer 11 becomes more uniform than the conventional one. Therefore, conductor resistance and inductance can be reduced, and simultaneous switching noise is reduced.
제 4 도는 상기 제 1실시예의 변형예이고, 접속점(13)을 도체층(11)의 외주부보다도 내측, 예를 들면 패키지내에서 허용되는 가장 내측 열에 배치한 것이다. 또 패키지 내에서 허용되는 가장 내측 열이란 외부 리드가 어레이 상으로 형성된 패키지에 있어서 가장 내부 리드측으로 치우진 외부 리드가 형성되는 열이다.4 is a modified example of the first embodiment, in which the connection point 13 is arranged in the innermost column that is allowed inside the outer periphery of the conductor layer 11, for example, in the package. The innermost row allowed in the package is a row in which the outer lead is formed toward the inner lead side in the package in which the outer lead is formed on the array.
이러한 변형예에 따르면 제 2 도에서 도체층(11)의 모서리부에서 접속점(13)의 간격 C3을 축소할 수 있다. 또 상기 제 1실시예와 같은 효과가 얻어지는 외에 전류 경로가 단축되는 효과가 있어서, 한층 더 도체저항 및 인덕턴스를 저감할 수 있다.According to this modification, the distance C 3 of the connection point 13 can be reduced in the corner portion of the conductor layer 11 in FIG. 2. In addition, the same effects as those of the first embodiment can be obtained, and the current path can be shortened, whereby the conductor resistance and inductance can be further reduced.
제 5 도는 본 발명의 제 2실시예에 관한 반도체 장치의 평면도이다. 제 5 도에서 11은 다층 세라믹 패키지의 전원(VDD) 또는 접지(VSS)용의 도체층이다. 또 12는 내부 리드와 도체층과의 접속점이고, C1은 접속점(12)의 간격을 나타낸다. 또 13은 외부 리드와 도체층과의 접속점이고, C2는 도체층(11)의 모서리부를 제외한 접속점(13)의 간격을 나타낸다.5 is a plan view of a semiconductor device according to the second embodiment of the present invention. 11 is a conductor layer for power supply V DD or ground V SS of the multilayer ceramic package. Further 12 is a point of connection with the inner lead and the conductor layer, C 1 represents the distance between the connection point (12). Further jeomyigo 13 is connected between the outer leads and the conductive layer, C 2 represents the distance between the connection point (13) other than the edge portion of the conductive layer 11.
본 실시예에서는 상기 제 1 내지 제 4조건을 모두 만족하도록 반도체 장치가 구성되어 있다. 즉 접속점(12)의 간격 C1은 내부 리드측의 접속점에서 외부 리드측의 접속점까지의 최단 거리 h의 3/8 이하로 되도록 설정되어 있다. 또 접속점(13)의 간격 C2는 마찬가지로 내부 리드측의 접속점에서 내부 리드측의 접속점까지의 최단 거리 h의 3/8 이하로 되도록 설정되어 있다. 또 접속점(12)의 수와 접속점(13)의 수가 같게 설정되어 있다. 또 접속점(12 및 13)은 짝을 이루고, 짝을 이루는 접속점(12 및 13)은 최단 거리에서 대향시키는 것이 좋다.In this embodiment, the semiconductor device is configured to satisfy all of the first to fourth conditions. In other words, the interval C 1 of the connection point 12 is set to be 3/8 or less of the shortest distance h from the connection point on the inner lead side to the connection point on the external lead side. In interval C 2 of the connection point 13 it is set so that at the connection point of the inner lead side to 3/8 or less of the shortest distance h up to the connection point of the inner lead side as well. Moreover, the number of connection points 12 and the number of connection points 13 are set equal. In addition, the connection points 12 and 13 form a pair, and it is preferable that the paired connection points 12 and 13 face each other at the shortest distance.
이와 같은 구성에 따르면 상기 제 1실시예와 동일한 효과 외에 전위 분포가 대칭이기 때문에 전위 분포의 불균일이 감소되어 한층 더 도체 저항 및 인덕턴스의 저감이 도모된다.According to such a configuration, in addition to the same effect as in the first embodiment, since the potential distribution is symmetrical, the variation in the potential distribution is reduced, further reducing the conductor resistance and inductance.
제 6 도는 상기 제 2실시예의 변형예로, 접속점(13)을 도체층(11)의 외주부 보다도 내측, 예를 들면 패키지내에서 허용되는 가장 내측 열에 배치한 것이다.6 is a modification of the second embodiment, in which the connection point 13 is arranged in the innermost column, for example, in the innermost column that is allowed in the package than the outer peripheral portion of the conductor layer 11.
본 변형예에 따르면 제 5 도에서 도체층(11)의 모서리부에서의 접속점(13)간격 C3을 축소할 수 있다. 또 상기 제 2실시예와 동일한 효과가 얻어지는 외에 전류 경로가 단축되는 효과가 있어서 한층 더 도체 저항 및 인덕턴스를 저감할 수 있다.According to this modification can be reduced to a connection point 13 on the distance C 3 of the edge portion of the conductive layer 11 in FIG. 5. In addition, the same effects as those in the second embodiment can be obtained, and the current path can be shortened, further reducing conductor resistance and inductance.
제 7 도는 본 발명의 제 3실시예에 관한 반도체 장치의 평면도이다. 제 7 도에서 11은 다층 세라믹 패키지의 전원(VDD) 또는 접지(VSS)용 도체용이다. 또 12는 내부 리드와 도체층과의 접속점이고, C1은 접속점(12)의 간격을 나타낸다. 또 13은 외부 리드와 도체층과의 접속점이고, C2는 접속점(13)의 간격을 나타낸다.7 is a plan view of a semiconductor device according to the third embodiment of the present invention. 7 to 11 are for the conductor for the power supply (V DD ) or ground (V SS ) of the multilayer ceramic package. Further 12 is a point of connection with the inner lead and the conductor layer, C 1 represents the distance between the connection point (12). Further jeomyigo 13 is connected between the outer leads and the conductive layer, C 2 represents the distance between the connection point (13).
본 실시예에서는 상기 제 1,제 3 및 제 4조건을 모든 접속점에서 만족하도록 반도체 장치가 구성된다. 즉 모든 접속점(12)의 간격 C1은 내부 리드측의 접속점에서 외부 리드측의 접속점까지의 최단 거리 h의 3/8 이하로 되도록 설정되어 있다. 또 모든 접속점(13)의 간격 C2는 마찬가지로 내부 리드측의 접속점에서 외부리드의 접속점까지의 최단 거리 h의 3/8 이하로 되도록 설정되어 있다.In this embodiment, the semiconductor device is configured to satisfy the first, third and fourth conditions at all connection points. That is, the interval C 1 of all the connection points 12 is set to be 3/8 or less of the shortest distance h from the connection point on the inner lead side to the connection point on the external lead side. In addition, the interval C 2 of all the connection points 13 is similarly set to be 3/8 or less of the shortest distance h from the connection point on the inner lead side to the connection point of the external lead.
이와 같은 구성에 따르면 상기 제 1실시예와 동일한 효과외에 모든 접속점(13)의 간격(C2)를 최단 거리 h의 3/8 이하로 설정함으로써 전류 분포가 균일한 영역이 확대되는 효과가 있고 도체 저항 및 인덕턴스의 저감이 한층 도모된다.According to such a configuration, in addition to the same effect as in the first embodiment, the distance C 2 of all the connection points 13 is set to 3/8 or less of the shortest distance h. Reduction of resistance and inductance can be aimed at further.
제 8 도는 상기 제 3실시예의 변형예이고, 접속점(13)을 도체층(11)의 외주부보다도 내측 예를 들면 패키지내에서 허용되는 가장 내측열에 배치한 것이다.8 is a modification of the third embodiment, in which the connection points 13 are arranged inward from the outer peripheral portion of the conductor layer 11, for example, in the innermost row allowed in the package.
본 변형예에 따르면 상기 제 3실시예와 동일한 효과외에 전류 경로를 단축할 수 있어서 도체 저항 및 인덕턴스를 한층 저감할 수 있다.According to this modification, the current path can be shortened in addition to the same effects as in the third embodiment, so that the conductor resistance and inductance can be further reduced.
제 9 도는 본 발명의 제 4실시예에 관한 반도체 장치의 평면도이다. 제 9 도에서 11은 다층 세라믹,패키지의 전원(VDD) 또는 접지(VSS)용 도체층이다. 또 12는 내부 리드와 도체층과의 접속점이고, C1은 접속점(12)의 간격을 나타낸다. 또 13은 외부 리드와 도체층과의 접속점이고 C2는 접속점(13)의 간격을 나타낸다.9 is a plan view of a semiconductor device according to the fourth embodiment of the present invention. 11 is a conductor layer for power supply V DD or ground V SS of a multilayer ceramic package. Further 12 is a point of connection with the inner lead and the conductor layer, C 1 represents the distance between the connection point (12). Further 13 is a connection between the outer lead and the conductive layer jeomyigo C 2 represents the distance between the connection point (13).
본 실시예에서는 제 1 내지 제 4조건을 모든 접속점에 대해 만족하도록 반도체 장치가 구성되어 있다. 즉 모든 접속점(12)의 간격 C1은 내부 리드측의 접속점에서 외부 리드측의 접속점까지의 최단 거리 h의 3/8 이하로 되도록 설정되어 있다. 또 모든 접속점(13)의 간격 C2는 마찬가지로 내부 리드측의 접속점에서 외부리드측의 접속점까지의 최단 거리 h의 3/8 이하로 되도록 설정되어 있다. 또 접속점(12)의 수와 접속점(13)의 수가 같아지도록 설정되어 있다.In this embodiment, the semiconductor device is configured to satisfy the first to fourth conditions for all connection points. That is, the interval C 1 of all the connection points 12 is set to be 3/8 or less of the shortest distance h from the connection point on the inner lead side to the connection point on the external lead side. In interval C 2 of all the connection points 13 are set so that at the connection point of the inner lead side to 3/8 or less of the shortest distance from the connection point of the outer lead side, like h. Moreover, the number of connection points 12 and the number of connection points 13 are set so that it may become the same.
이와 같은 구성에 따르면 상기 제 1실시예와 동일한 효과를 얻을 수 있다. 또 모든 접속점(13)의 간격 C2를 최단 거리 h의 3/8 이하로 설정함으로써 전류 분포가 균일한 영역을 확대하는 효과가 있다. 따라서 한층 더 도체 저항 및 인덕턴스 저감을 도모할 수 있다.According to such a configuration, the same effects as in the first embodiment can be obtained. Moreover, by setting the interval C 2 of all the connection points 13 to 3/8 or less of the shortest distance h, there exists an effect which enlarges the area | region with a uniform current distribution. Therefore, the conductor resistance and the inductance can be further reduced.
제 10 도는 상기 제 4실시예의 변형예이고, 접속점(13)을 도체층(11)의 외주부보다도 내측, 예를 들면 패키지 내에서 허용되는 가장 내측 열에 배치한 것이다.10 is a modification of the fourth embodiment, in which the connection points 13 are arranged in the innermost column that is allowed inside the outer periphery of the conductor layer 11, for example, in the package.
이러한 변형예에 따르면 상기 제 4실시예와 동일한 효과외에 전류 경로를 단축할 수 있어서 도체 저항 및 인덕턴스를 한층 저감할 수 있다.According to this modification, the current path can be shortened in addition to the same effects as in the fourth embodiment, so that the conductor resistance and inductance can be further reduced.
제 11도 내지 제 14 도는 각각 본 발명의 제 5실시예에 관한 반도체 장치의 평면도를 도시한 것이다. 본 실시예에 도시한 반도체 장치는 도체층(11)이 그 모서리부에서 절단되고 전기적으로 절연된 4개의 영역으로 분할된 것이다. 그 결과 한 영역이 다른 영역에 미치는 영향을 없앨 수 있어서 각 영역의 진력 분포 균일화에 공헌할 수 있다. 제 11 도는 제 2 도에 도시한 도체층(11)을 각 영역으로 절단한 실시예이고, 제 13 도는 제 5 도에 도시하는 도체층(11)을 각 영역으로 절단한 실시예이며, 제 14 도는 제 6 도에 도시한 도체층(11)을 각영역으로 절단한 실시예이다.11 to 14 show a plan view of the semiconductor device according to the fifth embodiment of the present invention, respectively. In the semiconductor device shown in this embodiment, the conductor layer 11 is divided into four regions which are cut at its corners and electrically insulated. As a result, the influence of one region on the other region can be eliminated, contributing to the uniform distribution of the strength of each region. FIG. 11 is an example in which the conductor layer 11 shown in FIG. 2 is cut into respective regions, and FIG. 13 is an example in which the conductor layer 11 shown in FIG. 5 is cut into respective regions, and FIG. FIG. 6 shows an embodiment in which the conductor layer 11 shown in FIG. 6 is cut into respective regions.
제 15 도는 본 발명의 제 6실시예에 관한 반도체 장치의 평면도를 도시한 것이다. 본 실시예에서는 리드 피치 p1이 25[mil], 리드 수가 300리드 이상인 세라믹 평탄 패키지의 전원(VDD)용 도체층에 본 발명을 적용했다. 또 접속점(12)의 간격 C1은 내부 리드측의 접속점에서 외부 리드측의 접속점까지의 최단 거리 h의 3/8 이하로 되도록 설정되어 있다. 또 접속점(13)의 간격 C2는 마찬가지로 내부 리드측의 접속점에서 외부리드측의 접속점까지의 최단 거리 h의 3/8 이하로 되도록 설정되어 있다. 또 접속점(12)의 수와 접속점(13)의 수가 같은 수로 되도록 설정되어 있다.15 is a plan view showing a semiconductor device according to the sixth embodiment of the present invention. In this embodiment, the present invention is applied to a conductor layer for power supply V DD in a ceramic flat package having a lead pitch p 1 of 25 [mil] and a lead number of 300 leads or more. In interval C 1 of the connection point 12 it is set so that at the connection point of the inner lead side to 3/8 or less of the shortest distance from the connection point of the external lead side h. In addition, the distance C 2 of the connection point 13 is similarly set to be 3/8 or less of the shortest distance h from the connection point on the inner lead side to the connection point on the outer lead side. Moreover, the number of connection points 12 and the number of connection points 13 are set so that it may become the same number.
이와 같은 구성에 따르면 전위 분포의 대칭화가 이루어지기 때문에 전류 분포의 불균일이 감소하는 효과가 있는 외에 핀 수의 증가에 따른 전류 분포를 평활화할 수 있어서, 다수 핀 패키지에서 특히 문제로 되는 동시 스위칭 노이즈를 저감할 수 있게 된다.According to such a configuration, since the potential distribution is symmetrical, the nonuniformity of the current distribution can be reduced, and the current distribution can be smoothed according to the increase in the number of pins. It becomes possible to reduce.
제 16 도는 본 발명의 제 7실시예에 관한 반도체 장치의 평면도이다. 본 실시예에서는 핀,피치 P2가 50[mil], 핀 수가 400 이상인 세라믹,핀,그리드,어레이,패키지의 전원 VDD용 도체층에 본 발명을 적용하고 있다. 또 접속점(12)의 간격 C1은 내부 리드측의 접속점에서 외부 리드의 접속점까지의 최단 거리 h의 3/8 이하로 되도록 설정되어 있다. 접속점(13)의 간격 C2는 마찬가지로 내부 리드측의 접속점에서 외부리드측의 접속점까지의 최단 거리 h의 3/8 이하로 되도록 설정되어 있다. 또 접속점(12 및 13)의 수가 같아지도록 설정되어 있다. 접속점(13)은 도체층(11)의 외주부 보다도 내측, 예를 들면 패키지 내에서 허용되는 가장 내측 열에 배치되어 있다.16 is a plan view of a semiconductor device according to the seventh embodiment of the present invention. In the present embodiment, the present invention is applied to a conductor layer for power supply V DD of a ceramic, pin, grid, array, and package having a pin and pitch P 2 of 50 [mil] and a pin number of 400 or more. In interval C 1 of the connection point 12 it is set so that at the connection point of the inner lead side to 3/8 or less of the shortest distance to the outer lead connection point h. Similarly, the interval C 2 of the connection point 13 is set to be 3/8 or less of the shortest distance h from the connection point on the inner lead side to the connection point on the outer lead side. In addition, the number of connection points 12 and 13 is set to be equal. The connection point 13 is arranged inward from the outer circumferential portion of the conductor layer 11, for example, in the innermost row allowed in the package.
이와 같은 구성에 따르면 전위 분포가 대칭화되기 때문에 전류 분포의 불균일이 감소하는 효과가 있는 외에 핀 수의 증가에 따른 전류 분포를 평활화할 수 있고, 다수 핀 패키지에서 특히 문제로 되는 동시 스위칭 노이즈를 저감할 수 있게 된다.According to such a configuration, since the potential distribution is symmetrical, the nonuniformity of the current distribution is reduced, and the current distribution can be smoothed according to the increase in the number of pins, and the simultaneous switching noise, which is particularly problematic in many pin packages, is reduced. You can do it.
또 상기 제 1 내지 제 7실시예 및 그 변형예에 있어서, 접속점(12)의 간격 C1은 예를 들면 100[mil] 이하이고, 접속점(13)의 간격 C2는 예를 들면 100[mi] 이하이다. 또 상기 제 1 내지 제 7실시예의 설명에서 내부 리드측의 접속점(12)와는 내부 본딩 패드, 본딩 패드에서 연결되는 비아 홀, 본딩 와이어 또는 TAB와 도체층과의 접속점등을 포함한다. 또 외부 러드측의 접속점(13)과는 패키지,외부 핀이나 패키지 외부 리드와 도체층과의 접속점, 핀이나 러드에 연결되는 비아,흘 등을 포함한다.In the first to seventh embodiments and modifications thereof, the spacing C 1 of the connection point 12 is, for example, 100 [mil] or less, and the spacing C 2 of the connection point 13 is, for example, 100 [mi]. ] Is as follows. In the description of the first to seventh embodiments, the connection point 12 on the inner lead side includes an internal bonding pad, a via hole connected by the bonding pad, a bonding wire, or a connection point between the TAB and the conductor layer. The connection point 13 on the external rud side includes a package, a connection point between an external pin or a package external lead and a conductor layer, vias and wires connected to the pin or rud.
또 도체층(11)은 동, 텅스텐등의 도전성 재료로 형성할 수 있다. 또 도체층(11)의 단면 형상을 평판상, 뜨개질의 코 모양, 적층상 등이 있고, 또 도체층(11)의 단면 형상은 4각형, 박막상 등이 있다.The conductor layer 11 can be formed of a conductive material such as copper or tungsten. Moreover, the cross-sectional shape of the conductor layer 11 has a flat plate shape, knitting nose shape, a laminated shape, etc. The cross-sectional shape of the conductor layer 11 has a square shape, a thin film shape, etc.
이상 설명한 바와 같이, 본 발명의 반도체 장치에 따르면 다음과 같은 효과가 있다.As described above, the semiconductor device of the present invention has the following effects.
내부 리드측 또는 외부 리드측의 접속점 간격을 내부 리드측의 접속점에서 외부 리드측의 접속점까지의 최단 거리의 3/8 이하로 되도록 설정되어 있다. 따라서 다층 세라믹,패키지의 전원 VDD또는 접지 VSS용 도체층내의 전류 분포가 균일화된다. 그 결과 제 17 도에 도시한 바와 같이 본 발명의 패키지는 종래 패키지에 비해 도체 저항 및 인덕턴스가 20% 이상 저감되는 동시에 스위칭 노이즈의 저감에 공헌할 수 있다. 또 제 17 도에서 본 발명의 패키지에는 제 2 도에 도시한 도체층을 사용하고, 종래 패키지에는 제 18 도에 도시한 도체층을 사용한다.The connection point spacing between the internal lead side or the external lead side is set to be 3/8 or less of the shortest distance from the connection point of the internal lead side to the connection point of the external lead side. Therefore, the current distribution in the conductor layer for the power supply V DD or ground V SS of the multilayer ceramic and package is uniform. As a result, as shown in FIG. 17, the package of the present invention can reduce the conductor resistance and inductance by 20% or more, and contribute to the reduction of the switching noise, as compared with the conventional package. 17, the conductor layer shown in FIG. 2 is used for the package of this invention, and the conductor layer shown in FIG. 18 is used for the conventional package.
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