KR950012666B1 - Picture image format conversion device of tv - Google Patents

Picture image format conversion device of tv Download PDF

Info

Publication number
KR950012666B1
KR950012666B1 KR1019930015369A KR930015369A KR950012666B1 KR 950012666 B1 KR950012666 B1 KR 950012666B1 KR 1019930015369 A KR1019930015369 A KR 1019930015369A KR 930015369 A KR930015369 A KR 930015369A KR 950012666 B1 KR950012666 B1 KR 950012666B1
Authority
KR
South Korea
Prior art keywords
output
line
unit
divider
out memory
Prior art date
Application number
KR1019930015369A
Other languages
Korean (ko)
Other versions
KR950007506A (en
Inventor
이동호
Original Assignee
엘지전자주식회사
구자홍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자주식회사, 구자홍 filed Critical 엘지전자주식회사
Priority to KR1019930015369A priority Critical patent/KR950012666B1/en
Priority to US08/283,754 priority patent/US5473381A/en
Priority to EP94112276A priority patent/EP0639029A3/en
Priority to CN94109539A priority patent/CN1078420C/en
Publication of KR950007506A publication Critical patent/KR950007506A/en
Application granted granted Critical
Publication of KR950012666B1 publication Critical patent/KR950012666B1/en

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
    • H04N7/012—Conversion between an interlaced and a progressive signal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0135—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving interpolation processes
    • H04N7/0137—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving interpolation processes dependent on presence/absence of motion, e.g. of motion zones
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/015—High-definition television systems

Abstract

The device comprises a line delay unit which delays the line of input signals, an adder and a calculator which finds the average after adding the input signals, a selective input memory which stores not only the output of the line delay unit but also the output of the calculator, a multiplexer which combines and outputs the output of the selective input memory, a line counter which counts input/output clocks, an OR gate which logically combines the output of the line counter and outputs to the right clock of the selective input memory, a line converting unit which logically combines the line counter, outputs as switching signals of the multiplexer, and outputs as lead clocks of the selective input memory, a latching unit which latches the output of the multiplexer in static time, a 1×3 demultiplexer which separates the output of the calculator, and a 1×4 multiplexer which combines and outputs the output of the latching unit and the output of the demultiplexer.

Description

티브이의 영상 포멧 변환장치TV's Video Format Inverter

제 1 도는 본 발명에 따른 순차 주사 포멧간 변환 회로의 블럭도.1 is a block diagram of a circuit for converting between sequential scan formats according to the present invention.

제 2 도는 본 발명에 따른 비월/순차 주사 포멧 변환 회로의 블럭도.2 is a block diagram of an interlaced / sequential scan format conversion circuit in accordance with the present invention.

제 3 도는 제 2 도에 있어서, 주사 포멧 변환부의 일실시예를 보인 상세 블럭도.3 and 2 are detailed block diagrams showing an embodiment of a scan format converter.

제 4 도는 제 3 도에 있어서, 각 부의 신호 파형도.4 and 3, the signal waveform diagram of each part.

제 5 도는 제 2 도에 있어서, 주사 포멧 변환부의 다른 실시예를 보인 상세 블럭도.5 is a detailed block diagram showing another embodiment of the scan format conversion unit in FIG.

제 6 도는 제 5 도에 있어서, 주사 포멧 변환에 따른 신호 흐름도.6 and 5 are signal flows according to the scanning format conversion.

제 7 도는 본 발명의 3 : 4 라인변환부의 상세 블럭도.7 is a detailed block diagram of a 3: 4 line conversion unit of the present invention.

제 8 도는 제 7 도에 있어서, 각 부의 신호 파형도.8 is a signal waveform diagram of each part in FIG.

제 9 도는 본 발명의 3 : 4 화소변환부의 상세 블럭도.9 is a detailed block diagram of a 3: 4 pixel conversion unit of the present invention.

제 10 도는 본 발명의 4 : 3 라인변환부의 상세 블럭도.10 is a detailed block diagram of a 4: 3 line conversion unit of the present invention.

제 11 도는 제 10 도에 있어서, 각 부의 신호 파형도.11 and 10, the signal waveform diagram of each part.

제 12 도는 본 발명의 4 : 3 화소변환부의 상세 블럭도.12 is a detailed block diagram of a 4: 3 pixel conversion unit of the present invention.

제 13 도는 제 12 도에 있어서, 각 부의 신호 파형도.13 is a signal waveform diagram of each part in FIG.

제 14 도는 본 발명의 2 : 1 라인변환부의 상세 블럭도.14 is a detailed block diagram of a 2: 1 line conversion unit of the present invention.

제 15 도는 제 14 도에 있어서, 각 부의 신호 파형도.FIG. 15 is a signal waveform diagram of each part in FIG.

제 16 도는 본 발명의 2 : 1 화소변환부의 상세 블럭도.16 is a detailed block diagram of a 2: 1 pixel conversion unit of the present invention.

제 17 도는 본 발명의 3 : 2 라인변환부의 상세 블럭도.17 is a detailed block diagram of a 3: 2 line conversion unit of the present invention.

제 18 도는 제 17 도에 있어서, 각 부의 신호 파형도.18 and 17, the signal waveform diagram of each part.

제 19 도는 본 발명의 3 : 2 화소변환부의 상세 블럭도.19 is a detailed block diagram of the 3: 2 pixel conversion unit of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 라인 변환부 2 : 화소 변환부1 line conversion unit 2 pixel conversion unit

3 : 주사 포멧 변환부 4,13,35,48,77,87 : 라인지연부3: scanning format conversion section 4, 13, 35, 48, 77, 87: line delay section

5,14,15,24,27,36,49,67,72,78,88,84,96 : 가산기5,14,15,24,27,36,49,67,72,78,88,84,96: adder

6,17,18,25,28,37,50,68,73,79,85,89,97 : 제산기6,17,18,25,28,37,50,68,73,79,85,89,97

7,8,31,32,38,39,51,52,80,90 : 선입선출 메모리7,8,31,32,38,39,51,52,80,90: first-in, first-out memory

9,29,33,40,53,70,76,100 : 멀티플렉서 10 : 움직임 검출부9,29,33,40,53,70,76,100: Multiplexer 10: Motion detector

11,12 : 필드메모리 16,19 : 감산기11,12: Field memory 16,19: Subtractor

20,21 : 비교기 22,61,93 : 앤드게이트20,21: Comparator 22,61,93: Andgate

23 : 라인평균 보간부 26 : 프레임평균 보간부23: line average interpolation unit 26: frame average interpolation unit

30,47,65 : 신호변환부 34,101 : 필터부30,47,65: signal converter 34,101: filter

41,42,54,59,81,91 : 라인카운터 43,44,56,63 : 오아게이트41,42,54,59,81,91: Line counter 43,44,56,63: Oagate

45,46,55,57,60,62,64,82,92,94 : 인버터 66,71,83,95 : 래치부45,46,55,57,60,62,64,82,92,94: Inverter 66,71,83,95: Latch part

69,74,75,86,98,99 : 디멀티플렉서69,74,75,86,98,99: Demultiplexer

본 발명은 티브이의 영상 포멧 변환에 관한 것으로 특히, 고화질 티브이(HDTV)에서 순차 주사간 포멧변환 또는 비월주사 포멧에서 순차 주사 포멧으로의 변환을 수행하는 티브이의 영상 포멧 변환 장치에 관한 것이다.The present invention relates to a video format conversion of a TV, and more particularly, to an apparatus for converting a video format of a TV that performs a conversion between a progressive scan format or an interlaced format to a progressive scan format in a high-definition television (HDTV).

현재 미국의 HDTV 규격은 어느정도 가시화되고 있으며 특히, 영상 포멧은 한 가지 포멧으로 한정시키기 보다 여러 포멧을 수용할 수 있게 포멧에 다양성을 두었다. 이러한 다양한 포멧은 787.5라인의 순차 주사 포멧 1050라인의 순차 주사 포멧, 1050라인의 비월주사 포멧으로 제한될 수 있으나, 이 다양한 영상이 코딩후 전송되어도 최종 수신단에서 모니터에 표시되는 포멧은 한 가지로 제한될 것이다.Currently, the HDTV standard in the United States is becoming more or less visible. In particular, the video format has a variety of formats to accommodate multiple formats rather than being limited to one format. These various formats can be limited to 787.5 lines of progressive scan format, 1050 lines of progressive scan format, and 1050 lines of interlaced scan format. However, even if these various images are transmitted after coding, only one format displayed on the monitor at the final receiver is limited. Will be.

본 발명은 이러한 다양한 영상 포멧간의 프레임 변환을 수행하기 위하여 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The present invention was devised to perform the frame conversion between the various image formats, which will be described in detail with reference to the accompanying drawings.

제 1 도는 본 발명에 따른 순차 주사 포멧간 변환회로의 블럭도로서 이에 도시한 바와같이, 임의의 순차주사 포멧의 입력 영상신호(VPi)를 다른 순차 주사 포멧의 영상신호(V1)로 변환하는 라인변환부(1)와, 이 라인변환부(1)의 출력신호(V1)를 입력받아 라인당 화소를 샘플링하는 화소변환부(2)로 구성한다.1 is a block diagram of a sequential scanning format conversion circuit according to the present invention, which converts an input video signal VP of any sequential scanning format into a video signal V 1 of another sequential scanning format. It consists of a line converter 1 and a pixel converter 2 that receives the output signal V 1 of the line converter 1 and samples pixels per line.

787.5라인에서 1050라인의 순차 주사 포멧 변환을 수행하는 경우, 상기 라인변환부(1)는 제 7 도에 도시한 바와같이 순차 주사 포멧의 입력신호(VPi)를 1라인 지연시키는 라인지연부(35)와, 이 라인지연부(35)의 출력(V35)과 상기 입력신호(VPi)를 합산하여 평균하는 가산기(36), 제산기(37)로 필터부(34)를 구성함과 아울러, 상기 라인지연부(35)의 출력(V35)을 일시 저장하는 선입선출 메모리(38)와, 상기 제산기(39)의 출력(V37)을 일시 저장하는 선입선출 메모리(39)와, 상기 선입선출 메모리(38)(39)의 출력(V38)(V39)을 선택출력하는 멀티플렉서(40)와, 입력클럭(CKI1)을 계수하는 라인카운터(42)와, 이 라인카운터(42)의 출력(V420)(V421)을 논리합하는 오아게이트(44)와, 이 오아게이트(44)의 출력(V44)을 반전시켜 상기 선입선출메모리(38)의 라이트 클럭(WR1)으로 출력하는 인버터(46)와, 출력클럭(CKO1)을 계수하는 라인카운터(41)와, 이 라인카운터(41)의 출력(V410)(V411)을 논리합하여 상기 선입선출 메모리(39)의 리드 클럭(RD2) 및 멀티플렉서(40)의 선택신호로 출력하는 오아게이트(43)와, 이 오아게이트(43)의 출력(V43)을 반전시켜 상기 선입선출 메모리(38)의 리드 클럭(RD1)으로 출력하는 인버터(45)로 신호변환부(48)를 구성하고, 상기 화소변환부(2)는 제 9 도에 도시한 바와같이 상기 멀티플렉서(40)의 출력(V40)을 래치시키는 래치부(66)와, 이 래치부(66)의 출력(V66)을 상기 신호(V40)과 합산하여 평균하는 가산기(67), 제산기(68)와, 이 제산기(68)의 출력(V68)을 분리하는 l×3 디멀티플렉서(69)와, 이 디멀티플렉서(69)의 출력과 상기 래치부(66)의 출력(V66)을 선택 출력하는 4×1 멀티플렉서(70)로 구성한다.In the case of performing sequential scan format conversion from 787.5 lines to 1050 lines, the line converter 1 delays the input signal VP of the sequential scan format by one line as shown in FIG. ), And an adder 36 and a divider 37 that add and average the output V 35 of the line delay unit 35 and the input signal VPi, A first-in first-out memory 38 for temporarily storing the output V 35 of the line delay unit 35, a first-in-first-out memory 39 for temporarily storing the output V 37 of the divider 39, and A multiplexer 40 for selectively outputting the outputs V 38 and V 39 of the first-in first-out memory 38, 39, a line counter 42 for counting the input clock CKI 1 , and the line counter 42. OA gate 44 for ORing the output V 420 and V 421 and the output V 44 of the OA gate 44 are inverted to write the clock WR 1 of the first-in first-out memory 38. Output to The inverter 46, the line counter 41 that counts the output clock CKO 1 , and the output V 410 and V 411 of the line counter 41 are logically combined to read the first-in first-out memory 39. OA gate 43 which outputs the selection signal of the clock RD 2 and the multiplexer 40 and the output V 43 of the OA gate 43 are inverted to read the RD of the first-in-first-out memory 38. 1 ) constitutes a signal converter 48 with an inverter 45 for outputting to the inverter 45, and the pixel converter 2 latches the output V 40 of the multiplexer 40, as shown in FIG. The adder 67, the divider 68, and the divider 68 of the latch unit 66 and the sum of the outputs V 66 of the latch unit 66 and the signal V 40 are averaged. L × 3 demultiplexer 69 for separating output V 68 , and 4 × 1 multiplexer 70 for selectively outputting the output of the demultiplexer 69 and the output V 66 of the latch unit 66. do.

1050라인에서 787.5라인의 순차 주사 포멧 변환을 수행하는 경우 상기 라인변환부(1)는 제 10 도에 도시한 바와같이 순차 주사 포멧의 입력신호(VPi)를 1라인 지연시키는 라인지연부(48)와, 이 라인지연부(48)의 출력(V35)과 상기 입력신호(VPi)를 합산하여 평균하는 가산기(49), 제산기(50)로 필터부(101)를 구성함과 아울러 상기 라인지연부(48)의 출력(V48)을 일시 저장하는 선입선출 메모리(51)와, 상기 제산기(50)의 출력(V50)을 일시 저장하는 선입선출 메모리(52)와, 선입선출 메모리(51)(52)의 출력(V51)(V52)을 선택 출력하는 멀티플렉서(53)와, 입력클럭(CKI2)을 계수하는 라인카운터(54)와, 이 라인카운터(54)의 출력(V54)을 반전시키는 인버터(55)와, 이 인버터(55)의 출력(V55)과 상기 라인카운터(54)의 출력(V541)을 논리합하는 오아게이트(56)와, 이 오아게이트(56)의 출력(V56)을 반전시켜 상기 선입선출 메모리(52)의 라이트 클럭(WR2)으로 출력하는 인버터(57)와, 상기 라인카운터(54)의 출력(V54)을 입력클럭(CKI2)에 따라 래치시켜 상기 선입선출 메모리(51)의 라이트 클럭(WR3)으로 출력하는 래치부(58)와, 출력클럭(CKO2)을 계수하는 라인카운터(59)와, 이 라인카운터(59)의 출력(V590)을 각기 반전시키는 인버터(60)(62)와, 이 인버터(60)의 출력(V60)과 상기 라인카운터(59)의 출력(V591)을 논리곱하여 상기 라인카운터(59)의 리세트신호(RST)로 출력하는 앤드게이트(61)와, 상기 인버터(62)의 출력(V62)과 라인카운터(59)의 출력(V591)을 논리합하여 상기 선입선출 메모리(51)의 리드클럭(RD3)으로 출력하는 오아게이트(63)와, 이 오아게이트(63)의 출력(V63)을 반전시켜 상기 선입선출 메모리(52)의 리드클럭(RD4)으로 출력하는 인버터(63)로 신호변환부(65)를 구성하고, 상기 화소변환부(2)는 제 12 도에 도시한 바와같이, 상기 멀티플렉서(53)의 출력(V53)을 래치시키는 래치부(71)와, 이 래치부(71)의 출력(V71)과 상기 신호(V53)을 합산하여 평균하는 가산기(72), 제산기(73)와, 이 제산기(73)의 출력(V73)의 출력(V73)을 분리하는 1×4 디멀티플렉서(75)와, 상기 래치부(71)의 출력(V71)을 분리하는 1×4 디멀티플렉서(74)와, 이 디멀티플렉서(74)의 출력(V741),(V744)과 상기 디멀티플렉서(75)의 출력(V752)을 선택 출력하는 3×1 멀티플렉서(76)로 구성한다.When performing sequential scan format conversion of 1050 to 787.5 lines, the line converter 1 delays the input signal VP of the sequential scanning format by one line as shown in FIG. 10. The filter unit 101 is formed by an adder 49 and a divider 50 that sum and output the output V 35 of the line delay unit 48 and the input signal VPi. First-in-first-out memory 51 that temporarily stores output V 48 of delay unit 48, First-in-first-out memory 52 that temporarily stores output V 50 of divider 50, First-in-first-out memory A multiplexer 53 for selectively outputting the outputs V 51 and V 52 of the 51 and 52 lines, a line counter 54 for counting the input clock CKI 2 , and an output of the line counter 54. An inverter 55 for inverting V 54 , an orifice 56 for ORing the output V 55 of the inverter 55 and the output V 541 of the line counter 54, and the oragate Exodus 56 Inverter 57 for inverting the output V 56 and outputting to the write clock WR 2 of the first-in-first-out memory 52 and the input clock CKI 2 of the output V 54 of the line counter 54. And a latch unit 58 for outputting to the write clock WR 3 of the first-in first-out memory 51, a line counter 59 for counting the output clock CKO 2 , and the line counter 59. Inverters 60 and 62 which respectively invert the output V 590 , and the output V 60 of the inverter 60 and the output V 591 of the line counter 59 by the AND. The AND gate 61 outputted as the reset signal RST of 59 and the output V 62 of the inverter 62 and the output V 591 of the line counter 59 are logically combined to form the first-in first-out memory ( 51 outputs the lead gate RD 3 of the read clock RD 3 and the output V 63 of the ora gate 63 to the lead clock RD 4 of the first-in-first-out memory 52. Inverter (6 3) the signal conversion section 65, and the pixel conversion section 2 includes a latch section 71 for latching the output V 53 of the multiplexer 53, as shown in FIG. Of the adder 72, the divider 73, and the output V 73 of the divider 73, which are summed and averaged by the output V 71 of the latch portion 71 and the signal V 53 . A 1 × 4 demultiplexer 75 separating the output V 73 , a 1 × 4 demultiplexer 74 separating the output V 71 of the latch portion 71, and an output V of the demultiplexer 74. 741 ), (V 744 ) and a 3x1 multiplexer 76 for selectively outputting the output V 752 of the demultiplexer 75.

1050라인에서 525라인의 순차 주사 포멧 변환을 수행하는 경우 상기 라인변환부(1)는 제 14 도에 도시한 바와같이 순차 주사 포멧의 입력신호(VPi)를 1라인 지연시키는 라인지연부(77)와, 이 라인지연부(77)의 출력(V77)과 상기 입력신호(VPi)를 합산하여 평균하는 가산기(78), 제산기(79)와, 이 제산기(79)의 출력(V79)을 일시 저장하는 선입선출 메모리(80)와, 입력클럭(CKI3)을 계수하는 라인카운터(81)와, 이 라인카운터(81)의 출력(V810)을 반전시켜 상기 선입선출 메모리(80)의 라이트 클럭(WR4)으로 출력하는 인버터(82)로 구성하고 상기 화소변환부(2)는 제 16 도에 도시한 바와같이 상기 멀티플렉서(80)의 출력(V80)의 출력(V80)을 래치시키는 래치부(83)와, 이 래치부(83)의 출력(V83)을 합산하여 평균하는 가산기(84), 제산기(85)와, 이 제산기(85)의 출력(V85)을 분리하는 1×2 디멀티플렉서(86)로 구성한다.When performing sequential scan format conversion from 1050 lines to 525 lines, the line converter 1 delays the input signal VP of the sequential scan format by one line as shown in FIG. 14. And an adder 78, a divider 79, and an output V 79 of the sum of the output V 77 of the line delay unit 77 and the input signal VPi. ), A first-in-first-out memory 80 that temporarily stores), a line counter 81 that counts the input clock CKI 3 , and an output V 810 of the line counter 81 by inverting the first-in first-out memory 80. ) Light clock (WR 4) composed of an inverter 82 and the pixel converter 2 that outputs to an output (V 80 of the output (V 80) of the multiplexer (80) as shown in claim 16 is also of ), An adder 84, a divider 85, and an output V of the divider 85 that sum up and average the output V 83 of the latch portion 83. 85 ) A 1x2 demultiplexer 86 is comprised.

787.5라인에서 525라인의 순차 주사 포멧 변환을 수행하는 경우 상기 라인변환부(1)는 제 17 도에 도시한 바와같이 순차 주사 포멧의 입력신호(VPi)를 1라인 지연시키는 라인지연부(87)와, 이 라인지연부(87)의 출력(V87)과 상기 입력신호(VPi)를 합산하여 평균하는 가산기(88), 제산기(89)와, 이 제산기(89)의 출력(V89)을 일시 저장하는 선입선출 메모리(90)와, 입력클력(CKI4)을 계수하는 라인카운터(91)와, 이 라인카운터(91)의 출력(V910)을 반전시키는 인버터(92)와, 이 인버터(92)의 출력(V92)과 상기 라인카운터(91)의 출력(V911)을 논리곱하여 상기 라인카운터(91)의 리세트신호(RST)로 출력하는 앤드게이트(93)와, 상기 라인카운터(91)의 출력(V910)을 반전시켜 상기 선입선출 메모리(90)에 출력하는 인버터(94)로 구성하고 상기 화소변환부(2)는 제 19 도에 도시한 바와같이 상기 선입선출 메모리(90)의 출력(V90)을 래치시키는 래치부(95)와, 이 래치부(95)의 출력(V95)과 상기 신호(V90)를 가산하여 평균하는 가산기(96), 제산기(97)와, 이 제산기(97)의 출력(V97)을 분리하는 1×3 디멀티플렉서(99)와, 상기 래치부(95)의 출력(V95)을 분리하는 1×3 디멀티플렉서(98)와, 상기 디멀티플렉서(98)(99)의 출력(V981)(V99)을 선택 출력하는 멀티플렉서(100)로 구성한다.In the case of performing sequential scan format conversion of 787.5 lines to 525 lines, the line converter 1 delays the input signal VP of the sequential scanning format by one line as shown in FIG. 17. And an adder 88, a divider 89, and an output V 89 of the sum of the output V 87 of the line delay unit 87 and the input signal VPi. ), A first-in first-out memory (90) for temporarily storing), a line counter (91) for counting the input click force (CKI 4 ), an inverter (92) for inverting the output (V 910 ) of the line counter (91), An AND gate 93 for performing an AND operation on the output V 92 of the inverter 92 and the output V 911 of the line counter 91 and outputting the reset signal RST of the line counter 91; Inverter 94 for inverting the output V 910 of the line counter 91 and outputting it to the first-in first-out memory 90. The pixel converter 2 is shown in FIG. A latch unit 95 for latching the output V 90 of the first-in first-out memory 90, and an adder 96 for adding and averaging the output V 95 and the signal V 90 of the latch unit 95. ), A divider 97, a 1 × 3 demultiplexer 99 that separates the output V 97 of the divider 97 , and 1 × that separates the output V 95 of the latch portion 95. The demultiplexer 98 and the multiplexer 100 for selectively outputting the outputs V 981 and V 99 of the demultiplexers 98 and 99 are configured.

제 2 도는 본 발명에 따른 비월/순차 주사 포멧 변환회로의 블럭도로서 이에 도시한 바와같이, 비월 주사포멧의 입력신호(Vi)를 순차 주사 포멧으로 변환하는 주사 포멧 변환부(3)와, 이 주사 포멧 변환부(3)의 출력(V3)을 따른 순차 주사 포멧으로 변환하는 라인변환부(1)와, 이 라인변환부(1)의 출력(V1)을 입력받아 라인당 화소를 샘플링하는 화소변환부(2)로 구성한다.2 is a block diagram of an interlaced / sequential scan format conversion circuit according to the present invention. As shown therein, the scan format converter 3 converts an input signal Vi of the interlaced scan format into a progressive scan format, and and scanning format converter 3 output (V 3), the line conversion portion (1) to be converted to a progressive scanning format in accordance with the, it receives the output (V 1) of the line conversion portion (1) sampling the pixels per line The pixel conversion unit 2 is configured.

상기 라인변환부(1) 및 화소변환부(2)는 제 1 도의 회로와 동일하게 구성한다.The line converter 1 and the pixel converter 2 are configured similarly to the circuit of FIG.

상기 주사 포멧 변환부(3)는 제 3 도에 도시한 바와같이, 비월주사 포멧의 입력신호(Vi)를 1라인 지연시키는 라인지연부(4)와, 이 라인지연부(4)의 출력(V4)과 상기 입력신호(Vi)를 합산하여 평균하는 가산기(5), 제산기(6)와, 이 제산기(6)의 출력(V6)을 일시 저장하는 선입선출 메모리(8)와, 상기 라인지연부(4)의 출력(V4)을 일시 저장하는 선입선출 메모리(7)와, 상기 선입선출 메모리(7)(8)의 출력(V7)(V8)을 선택출력하는 멀티플렉서(9)로 구성한다.As shown in FIG. 3, the scan format converter 3 includes a line delay unit 4 for delaying the input signal Vi of the interlaced scanning format by one line, and an output of the line delay unit 4 ( V 4 ), an adder 5 for adding up and averaging the input signal Vi, a divider 6, a first-in first-out memory 8 for temporarily storing the output V 6 of the divider 6, and Selecting and outputting a first-in first-out memory 7 that temporarily stores the output V 4 of the line delay unit 4 and an output V 7 and V 8 of the first-in first-out memory 7 and 8. It consists of the multiplexer 9.

상기 주사 포멧 변환부(3)의 다른 실시예는 제 5 도에 도시한 바와같이, 비월 주사 포멧의 입력신호(Vi)를 순차 저장하는 필드메모리(11)(12)와, 이 필드메모리(11)의 출력(V11)을 1라인 지연시키는 라인지연부(13)와, 이 라인지연부(13)의 출력(V13)과 상기 필드메모리(11)의 출력(V11)을 합산하여 평균하는 가산기(14), 제산기(17)와, 상기 입력신호(Vi)와 필드메모리(12)의 출력(V12)을 합산하여 평균하는 가산기(15), 제산기(18)와, 상기 제산기(17)(18)의 출력(V17)(V18)차를 출력하는 감산기(19)와, 상기 입력신호(Vi)와 필드메모리(12)의 출력(V12)차를 출력하는 감산기(16)와, 이 감산기(16)의 출력(V16)을 임의의 임계치(T1)와 비교하는 비교기(20)와, 상기 감산기(19)의 출력(V19)을 임의의 임계치(T2)와 비교하는 비교기(21)와, 상기 비교기(20)(21)의 출력(V20)(V21)을 논리곱하는 앤드게이트(22)로 구성한 움직임 검출부(10)와, 상기 라인지연부(13)의 출력(V13)과 필드메모리(11)의 출력(V11)을 합산하여 평균하는 가산기(24), 제산기(25)로 구성한 라인평균 보간부(23)와, 상기 가산기(24)의 출력(V24)과 필드메모리(12)의 출력(V12)을 합산하여 평균하는 가산기(27), 제산기(28)로 구성한 프레임 평균 보간부(26)와, 상기 라인평균 보간부(23)의 출력과 프레임 평균 보간부(26)의 출력을 상기 움직임 검출부(10)의 출력(V22)에 따라 선택 출력하는 멀티플렉서(29)와, 이 멀티플렉서(29)의 출력(V29)을 일시 저장하는 선입선출 메모리(32)와, 상기 라인지연부(13)의 출력(V13)을 일시 저장하는 선입선출 메모리(3l)와, 상기 선입선출 메모리(31)(32)의 출력(V31)(V32)을 선택 출력하는 멀티플렉서(33)로 구성한 신호변환부(30)로 구성한다.Another embodiment of the scan format converter 3 includes field memories 11 and 12 which sequentially store input signals Vi of interlaced scan formats, as shown in FIG. The line delay unit 13 for delaying the output V 11 of the line 1), the output V 13 of the line delay unit 13 , and the output V 11 of the field memory 11 are summed and averaged. Adder 14, divider 17, adder 15, divider 18, and the sum of the input signal Vi and the output V 12 of field memory 12 A subtractor 19 for outputting the difference between the outputs V 17 and V 18 of the adders 17 and 18 and a subtractor for outputting the difference between the input signal Vi and the output V 12 of the field memory 12. (16), the comparator 20 for comparing the output V 16 of this subtractor 16 with an arbitrary threshold T 1 , and the output V 19 of the subtractor 19 with an arbitrary threshold T. logic 2) and compare the comparator 21, the output (V 20, V 21) of the comparator 20, 21 for The adder 24 and the motion detecting section 10 constituted by the AND gate 22, which, for an average by adding the output (V 11) of the output (V 13) and the field memory 11 of the line delay unit 13, A line average interpolator 23 composed of a divider 25, an adder 27 that sums and averages the output V 24 of the adder 24 and the output V 12 of the field memory 12 , and and the acid group-frame average interpolator 26 is configured as 28, in accordance with an output of the line averaging interpolation section 23 outputs the frame average interpolator (26) to the output (V 22) of the motion detector 10 A multiplexer 29 for selective output, a first-in first-out memory 32 for temporarily storing the output V 29 of the multiplexer 29, and a first-in-one for temporarily storing the output V 13 of the line delay unit 13. And a signal converter 30 composed of a first memory 3l and a multiplexer 33 for selectively outputting the outputs V 31 and V 32 of the first-in first-out memory 31 and 32.

이와같이 구성한 본 발명의 동작 및 작용효과를 상세히 설명하면 다음과 같다.Referring to the operation and effect of the present invention configured in this way in detail as follows.

순차 주사 포멧간 변환의 경우 적용하는 제 1 도에 도시한 바와같은 회로는 순차 주사 포멧의 입력신호(VPi)를 라인변환부(1)를 통해 주사 라인수를 변환하여 다른 순차 주사 포멧의 신호(V1)로 변환하고, 이 신호(V1)를 화소변환부(2)를 통해 라인당 화소를 샘플링하여 순차 주사 포멧이 변환된 신호(V2)를 출력하게 된다.A circuit as shown in FIG. 1, which is applied in the case of conversion between sequential scan formats, converts the input signal VPi of the sequential scan format through the line converter 1 to convert the number of scan lines, thereby converting signals of other sequential scan formats ( V 1 ), and the signal V 1 is sampled from the pixel per line through the pixel converter 2 to output a signal V 2 having a sequential scanning format.

먼저, 787.5라인의 순차 주사 포멧을 1050라인의 순차 주사 포멧으로 변환시킬 경우 라인변환부(1), 화소변환부(2)에 제 7 도와 제 9 도의 회로를 적용하게 된다.First, when the 787.5-line sequential scan format is converted into 1050-line sequential scan format, the circuits of FIGS. 7 and 9 are applied to the line converter 1 and the pixel converter 2.

이때, 787.5라인의 순차 주사 포멧 신호(VPi)가 라인변환부(1)에 입력되면 필터부(34)에 입력되어 라인지연부(35)에서 1라인 지연되고 이 지연된 신호(V35)는 신호변환부(47)의 선입선출 메모리(38)에 저장됨과 동시에 가산기(36)에서 상기 입력신호(VPi)와 합해진 후 제산기(37)를 통해 1/2 평균되어 상기 신호변환부(47)의 선입선출 메모리(39)에 저장된다.At this time, when the sequential scanning format signal VPi of the 787.5 line is input to the line converter 1, it is input to the filter unit 34 and is delayed by one line by the line delay unit 35, and the delayed signal V 35 is a signal. It is stored in the first-in, first-out memory 38 of the converter 47 and is added to the input signal VPi in the adder 36 and averaged by the divider 37 so that the signal converter 47 It is stored in the first-in, first-out memory 39.

따라서, 멀티플렉서(40)가 선입선출 메모리(38)(39)의 출력(V38)(V39)을 선택 출력함에 따라 신호변환부(47)에서 3 : 4로 라인변환된 신호(V1)가 출력하는데 라인카운터(41)(42)는 제 8(a)(b) 도에 도시한 바와같은 출력클럭(CKO1)과 입력클력(CKI1)을 입력받아 계수하고 오아게이트(43)(44)는 상기 라인카운터(41)(42)의 출력을 논리합하여 상기 오아게이트(44)의 출력을 반전시킨 제 8(c) 도와 같은 인버터(46)의 출력(WR1)이 상기 선입선출 메모리(38)의 라이트 클럭으로 입력되며 제 8(d) 도와 같은 상기 오아게이트(43)의 출력(RD1)은 상기 선입선출 메모리(38)의 리드 클럭으로 입력되고 그 오아게이트(43)의 출력을 반전시킨 제 8(e) 도와 같은 인버터(45)의 출력(RD2)은 상기 선입선출 메모리(39)의 리드 클럭으로 입력된다.Accordingly, as the multiplexer 40 selects and outputs the outputs V 38 and V 39 of the first-in, first-out memory 38 and 39, the signal V 1 is line-converted to 3: 4 by the signal converter 47. The line counters 41 and 42 receive and output the output clock CKO 1 and the input force CKI 1 as shown in FIG. The output WR 1 of the inverter 46 such as the eighth (c) diagram in which the outputs of the line counters 41 and 42 are logically inverted and the output of the oragate 44 is inverted is 44. The output RD 1 of the oragate 43, which is input as the write clock of 38 and is equal to the eighth (d) degree, is input to the read clock of the first-in, first-out memory 38 and the output of the oragate 43. The output RD 2 of the inverter 45 as shown in the eighth (e) diagram inverted is input to the read clock of the first-in first-out memory 39.

즉, 입력이 1st, 2nd, 3rd 라인이라 할때 필터부(34)가 1st, 3rd 라인은 그대로 출력함과 아울러 라인평균값(1st+2nd)/2, (2nd+3rd)/2 라인을 출력하면 신호변환부(47)는 선입선출 메모리(35)에 1st, 3rd 라인을 저장하고 선입선출 메모리(39)에 (1st+2rd)/2, (2nd+3rd)/2 라인을 저장한 후 저장된 데이타를 해당 출력속도로 읽어내어 멀티플렉서(40)에서 조합함으로써 3라인 입력마다 원하는 포멧인 4라인 출력이 발생된다.That is, when the input is 1st, 2nd, and 3rd lines, the filter unit 34 outputs the 1st and 3rd lines as it is, and outputs the line average values (1st + 2nd) / 2 and (2nd + 3rd) / 2 lines. The signal converter 47 stores 1st and 3rd lines in the first-in first-out memory 35 and stores (1st + 2rd) / 2 and (2nd + 3rd) / 2 lines in the first-in first-out memory 39 and then stores the data. Is read at the corresponding output speed and combined in the multiplexer 40 to produce a four-line output in the desired format for every three-line input.

이에따라, 라인변환부(1)의 출력(V1=V40)이 화소변환부(2)에 입력되면 래치부(66)는 상기 신호(V40)를 일정시간 래치시키고 이 래치신호(V66)는 4×l 멀티플렉서(70)에 입력됨과 아울러 가산기(67)를 통해 상기신호(V40)와, 합산된 후 제산기(68)를 통해 1/2 평균되어 1×3 디멀티플렉서(69)에 입력되며, 그 1×3 디멀티플렉서(69)의 3출력과 상기 래치부(66)의 1출력을 입력받은 4×1 멀티플렉서(70)가 조합 출력함에 따라 1050라인의 순차 주사 포멧 신호가 출력되어진다.Accordingly, when the output (V 1 = V 40 ) of the line converter 1 is input to the pixel converter 2, the latch unit 66 latches the signal V 40 for a predetermined time and the latch signal V 66. ) Is input to the 4 × l multiplexer 70 and summed with the signal V 40 through the adder 67 and then averaged 1/2 through the divider 68 to 1 × 3 demultiplexer 69. 1050 lines of sequential scan format signals are outputted by the combined output of the three outputs of the 1x3 demultiplexer 69 and the 4x1 multiplexer 70 which has received one output of the latch unit 66. .

즉, 화소변환부(2)는 입력이 1st, 2nd, 3rd, 4th, 5th, …일때 1st, (1st+2nd)/2, (2nd+3rd)/2, 3rd, 4th, (4th+5th)/2 …로 최종 출력을 발생시킴으로 3화소마다 4화소로 변환하게 된다.That is, the pixel converter 2 has inputs of 1st, 2nd, 3rd, 4th, 5th,... 1st, (1st + 2nd) / 2, (2nd + 3rd) / 2, 3rd, 4th, (4th + 5th) / 2. By generating the final output, every 3 pixels is converted to 4 pixels.

그리고, 1050라인의 순차 주사 포멧을 787.5라인의 순차 주사 포멧으로 변환시킬경우 라인변환부(1), 화소변환부(2)에 제 10 도와 제 12 도의 회로를 적용하게 된다.When converting the 1050 sequential scan format into the 787.5 sequential scan format, the circuits of FIGS. 10 and 12 are applied to the line converter 1 and the pixel converter 2.

이때, 1050라인의 순차 주사 포멧 신호(VPi)가 라인변환부(1)에 입력되면 필터부(101)에 입력되어 라인지연부(48)에서 1라인 지연되고 이 지연된 신호(V48)는 신호변환부(65)의 선입선출 메모리(51)에 저장됨과 동시에 가산기(49)에서 상기 입력신호(VPi)와 합해진 후 제산기(37)를 통해 1/2 평균되어 상기 신호변환부(65)의 선입선출 메모리(52)에 저장된다.At this time, if a sequential scan format signal VP of 1050 lines is input to the line converter 1, it is input to the filter unit 101 and is delayed by one line by the line delay unit 48, and the delayed signal V 48 is a signal. It is stored in the first-in, first-out memory 51 of the converter 65 and is added to the input signal VPi in the adder 49 and averaged by the divider 37 to be averaged 1/2. It is stored in the first-in, first-out memory 52.

이에 따라, 멀티플렉서(53)가 선입선출 메모리(51)(52)의 출력(V51)(V52)을 선택 출력하면 신호변환부(65)에서 4 : 3으로 라인변환된 신호(V1)가 출력하는데 라인카운터(54)(59)가 제 11 도 (b)(a)에 도시한 바와같은 입력클럭(CKI2)과 출력클럭(CKO2)을 계수하고 그 라인카운터(54)(59)의 출력(V540)(V590)을 인버터(55)(62)가 각기 반전시키면 오아게이트(56)(63)는 상기 인버터와 라인카운터(55,54)(62,59)의 출력(V55,V541)(V62,V591)을 논리합하게 된다.Accordingly, when the multiplexer 53 selects and outputs the outputs V 51 and V 52 of the first-in first-out memory 51 and 52, the signal V 1 is line converted to 4: 3 by the signal converter 65. The line counters 54 and 59 count the input clock CKI 2 and the output clock CKO 2 as shown in FIG. 11 (b) (a), and the line counters 54 and 59 count. When the inverters 55 and 62 invert the outputs V 540 and V 590 , respectively, the oragate 56 and 63 outputs the outputs of the inverter and the line counters 55, 54, 62 and 59. V 55 , V 541 ) (V 62 , V 591 ) are ORed together.

따라서, 라인카운터(54)의 출력(V541)을 래치시킨 제 11(d) 도와 같은 래치부(58)의 출력(WR3)은 선입선출 메모리(51)의 라이트 클럭으로 입력되고 오아게이트(56)의 출력을 반전시킨 제 11(c) 도와 같은 인버터(57)의 출력(WR2)은 선입선출 메모리(52)의 라이트 클럭으로 입력되며 제 11(e) 도와 같은 오아게이트(62)의 출력(RD3)은 상기 선입선출 메모리(51)의 리드 클럭으로 입력되고 그 오아게이트(62)의 출력(RO3)을 반전시킨 제 11(f) 도와 같은 인버터(64)의 출력(RD4)은 상기 선입선출 메모리(52)의 리드 클럭으로 입력된다.Accordingly, the output WR 3 of the latch portion 58, such as the eleventh (d) diagram in which the output V 541 of the line counter 54 is latched, is input to the write clock of the first-in first-out memory 51 and the oragate ( The output WR 2 of the inverter 57 such as the eleventh (c) diagram inverting the output of the input 56 is input to the write clock of the first-in-first-out memory 52 and the oragate 62 of the eleventh (e) diagram. The output RD 3 is input to the read clock of the first-in first-out memory 51 and the output RD 4 of the inverter 64 such as the eleventh (f) degree in which the output RO 3 of the oragate 62 is inverted. ) Is input to the read clock of the first-in, first-out memory 52.

즉, 입력이 1st, 2nd, 3rd, 4th 라인이라 할때 필터부(101)가 1st, 4th 라인을 그대로 출력함과 아울러 라인평균값인 (2nd+3rd)/2 라인을 출력하면 신호변환부(65)는 선입선출 메모리(51)에 1st, 4th 라인을 저장하고 선입선출 메모리(52)에 (2nd+3rd)/2 라인을 저장한 후 저장된 데이타를 해당 출력속도로 읽어내어 멀티플렉서(53)에서 조합함으로써 4라인 입력마다 원하는 포멧인 3라인 출력이 발생된다.That is, when the input is 1st, 2nd, 3rd, and 4th lines, the filter unit 101 outputs 1st and 4th lines as they are, and outputs (2nd + 3rd) / 2 lines, which are line average values, to convert the signal to 65. ) Stores 1st and 4th lines in the first-in-first-out memory 51 and stores (2nd + 3rd) / 2 lines in the first-in-first-out memory 52 and reads the stored data at the corresponding output speed and combines them in the multiplexer 53. This results in a three-line output in the desired format for every four-line input.

이때, 출력클럭(CKO2)을 계수하는 라인카운터(59)의 출력(V590,V591) 값이 (1,0)이 되어 3라인이 출력되는 시점에서 상기 신호(V590)가 인버터(60)에서 반전되어 고전위가 됨으로 양측입력에 고전위가 입력된 앤드게이트(61)가 고전위인 리세트신호(RST)를 출력하여 상기 라인카운터(59)의 계수값이 클리어되는데 출력클럭(CKO2)의 매 3입력 계수마다 상기 클리어 동작이 반복된다.At this time, the output (V 590 , V 591 ) value of the line counter 59 that counts the output clock (CKO 2 ) becomes (1,0), the signal (V 590 ) is the inverter ( Inverted at 60, the high-potential AND gate 61 inputs the high potential to both sides outputs a reset signal RST of high potential, thereby clearing the count value of the line counter 59. The clear operation is repeated for every three input coefficients of 2 ).

이에 따라, 라인변환부(1)의 출력(V1=V53)이 화소변환부(2)에 입력되면 래치부(71)는 상기 신호(V53)를 일정시간 래치시키고 이 래치신호(V71)는 1×4 디멀티플렉서(74)에 입력됨과 아울러 가산기(72)를 통해 상기 입력신호(V53)와 합산된 후 제산기(73)를 통해 1/2 평균되어 1×4 디멀티플렉서(75)에 입력되며 상기 1×4 디멀티플렉서(74)의 2출력과 1×4 디멀티플렉서(75)의 1출력을 입력받은 3×1 멀티플렉서(76)가 조합출력함에 따라 787.5라인의 순차 주사 포멧 신호가 출력되어진다.Accordingly, when the output V 1 = V 53 of the line converter 1 is input to the pixel converter 2, the latch unit 71 latches the signal V 53 for a predetermined time and the latch signal V 71 ) is input to the 1 × 4 demultiplexer 74 and summed with the input signal V 53 through the adder 72 and then averaged 1/2 through the divider 73 to 1 × 4 demultiplexer 75. 787.5 lines of sequential scan format signals are outputted as the 3x1 multiplexer 76 which is inputted to the 2x1 output of the 1x4 demultiplexer 74 and the 1x4 demultiplexer 75 which is input to the combined output. Lose.

즉, 화소변환부(2)는 디멀티플렉서(74)의 1번째, 4번째 출력이 멀티플렉서(76)의 1번째, 3번째 입력이 되고 디멀티플렉서(75)의 2번째 출력이 상기 멀티플렉서(76)의 2번째 입력이 되어 1st, 2nd, 3rd, 4th … 순서로 입력될때 1st, (2nd+3rd)/2, 4th, 5th, (6th+7th)/2, … 순서로 최종 출력을 발생시킴으로 4화소마다 3화소로 변환하는데 이때, 제 13 도에 도시한 파형도와 같이 동작하게 된다.That is, in the pixel converter 2, the first and fourth outputs of the demultiplexer 74 are the first and third inputs of the multiplexer 76, and the second output of the demultiplexer 75 is 2 of the multiplexer 76. The first input is 1st, 2nd, 3rd, 4th... 1st, (2nd + 3rd) / 2, 4th, 5th, (6th + 7th) / 2,... The final output is generated in sequence, and the result is converted into three pixels every four pixels. At this time, the operation is performed as shown in the waveform diagram shown in FIG.

한편, 1050라인의 순차 주사 포멧을 525라인의 순차 주사 포멧으로 변환시킬 경우 제 14 도와 제 16 도의 회로를 라인변환부(1)와 화소변환부(2)에 각기 적용하게 된다.On the other hand, when converting the 1050 sequential scan format into the 525 sequential scan format, the circuits of FIGS. 14 and 16 are applied to the line converter 1 and the pixel converter 2, respectively.

이때, 1050라인의 순차 주사 포멧 신호(VPi)가 라인변환부(1)에 입력되면 라인지연부(77)에서 1라인 지연되고 이 지연된 신호(V77)는 가산기(78)에서 상기 입력신호(VPi)와 합해진 후 제산기(79)에서 1/2 평균되어 제 15(c) 도와 같은 신호(V79)가 선입선출 메모리(80)에 저장되는데 제 15(b) 도와 같은 입력클럭(CKI4)을 라인카운터(81)가 2주기 단위로 계수함에 따라 그 출력을 반전시킨 제 15(a) 도와 같은 인버터(82)의 출력(WR4)이 상기 선입선출 메모리(80)에 입력되어 제 15(d) 도와 같이 2라인 입력마다 라인평균된 1라인의 신호가 발생하게 된다.At this time, if a sequential scanning format signal VPi of 1050 lines is input to the line converting unit 1, one line delay is delayed by the line delay unit 77, and the delayed signal V 77 is added to the input signal by the adder 78. VPi) and then the half average in the divider 79 is summed claim 15 (c) is stored in a signal (V 79) is a first-in, first-out memory 80, such as to help claim 15 (b) help input the same clock (CKI 4 ) Is output in the first-in first-out memory 80 by inputting the output WR 4 of the inverter 82 such as the fifteenth (a) diagram in which the output is counted by the line counter 81 in units of two cycles. (d) As shown in the drawing, a line averaged line signal is generated every two line inputs.

즉, 입력이 1st, 2nd, 3rd, 4th … 순서로 라인변환부(1)에 입력되면 2라인 마다 평균된 (1st+2nd)/2, (3rd+4th)/2… 라인의 출력이 화소변환부(2)에 입력되어진다.That is, the inputs are 1st, 2nd, 3rd, 4th... (1st + 2nd) / 2, (3rd + 4th) / 2... Averaged every two lines when input to the line conversion unit 1 in this order. The output of the line is input to the pixel conversion section 2.

이에따라, 라인변환부(1)의 출력(V1=V80)이 화소변환부(2)에 입력되면 래치부(83)는 상기 신호(V80)를 일정시간 래치시키고 이 래치신호(V83)는 가산기(84)에서 상기 입력신호(V80)와 합산된 후 제산기(85)에서 1/2 평균되고 이 화소평균인 신호(V8)는 1×2 디멀티플렉서(86)를 통해 분리되어 한 출력만이 출력됨으로 525라인의 순차 주사 포멧 신호가 최종 출력하게 된다.Accordingly, when the output (V 1 = V 80 ) of the line converter 1 is input to the pixel converter 2, the latch unit 83 latches the signal V 80 for a predetermined time and the latch signal V 83. ) Is summed with the input signal V 80 at the adder 84 and averaged at half the divider 85 and the signal V 8 , which is this pixel average, is separated through a 1 × 2 demultiplexer 86. Since only one output is output, the 525-sequential scan format signal is finally output.

또한, 787.5라인의 순차 주사 포멧을 525라인의 순차 주사 포멧으로 변환시킬 경우 제 17 도와 제 19 도의 회로를 라인변환부(1)와 화소변환부(2)에 각기 적용하게 된다.In addition, when converting the 787.5-line sequential scan format into the 525-sequential scan format, the circuits of FIGS. 17 and 19 are applied to the line converter 1 and the pixel converter 2, respectively.

이때, 787.5라인의 순차 주사 포멧 신호(VPi)가 라인변환부(1)에 입력되면 라인지연부(87)에서 1라인 지연되고 이 지연된 신호(V87)는 가산기(88)에서 상기 입력신호(VPi)와 합해진 후 제산기(89)에서 1/2 평균되어 선입선출 메모리(90)에 저장되는데 제 18 도 (a)와 같은 입력클럭(CKI5)을 라인카운터(91)가 3주기 단위로 계수함에 따라 그 출력을 반전시킨 제 18(b) 도와 같은 인버터(94)의 출력(WRp5)이 상기 선입선출 메모리(90)의 라이트 클럭으로 입력되어 3화소마다 1번째와 2번째의 라인평균, 2번째와 3번째의 라인평균을 출력하게 된다.At this time, when the sequential scanning format signal VPi of 787.5 lines is input to the line converter 1, the line delay unit 87 delays one line, and the delayed signal V 87 is added to the input signal 88 by the adder 88. VPi) and averaged in half in the divider 89 and stored in the first-in first-out memory 90. The input clock CKI 5 as shown in FIG. The output WRp 5 of the inverter 94, such as the eighteenth (b) diagram in which the output is inverted as it counts, is input to the write clock of the first-in, first-out memory 90, so that the first and second line averages every three pixels. The second and third line averages are output.

즉, 입력이 1st, 2nd, 3rd, 4th, 5th, …의 순서로 라인변환부(1)에 입력되면 (1st+2nd)/2, (2nd+3rd)/2, (4th+5th)/2 … 순서로 출력하게 되어 3라인마다 2라인의 신호가 화소변환부(2)에 입력되어진다.That is, the inputs are 1st, 2nd, 3rd, 4th, 5th,... (1st + 2nd) / 2, (2nd + 3rd) / 2, (4th + 5th) / 2... In order to output them, signals of two lines are input to the pixel converter 2 every three lines.

이때, 입력클럭(CKI5)을 계수하는 라인카운터(91)의 출력(V910,V911) 값이 (0,1)이 되어 3라인이 입력되는 시점에서 상기 신호(V910)가 인버터(92)에서 반전되어 고전위가 됨으로 양측 입력에 고전위가 입력된 앤드게이트(61)가 고전위인 리세트신호(RST)를 출력하여 상기 라인카운터(91)의 계수값이 클리어되는데 입력클럭(CKI5)의 매 3입력 계수마다 상기 클리어 동작이 반복된다.At this time, the output (V 910 , V 911 ) of the line counter 91 that counts the input clock (CKI 5 ) becomes (0,1) and the signal (V 910 ) is an inverter ( 92 is inverted to become a high potential, and the AND gate 61 having a high potential input to both inputs outputs a reset signal RST having a high potential to clear the count value of the line counter 91. The clearing operation is repeated for every three input coefficients of 5 ).

이에 따라, 라인변환부(1)의 출력(V1=V90)이 화소변환부(2)에 입력되면 래치부(95)는 상기 신호(V90)를 일정시간 래치시키고 이 래치신호(V83)는 1×3 디멀티플렉서(98)에 입력됨과 아울러 가산기(96)에서 상기 입력신호(V90)와 합산된 후 제산기(97)에서 1/2 평균되어 그 평균된 신호(V97)가 1×3 디멀티플렉서(98)에 입력되며 상기 1×3 디멀티플렉서(98)의 1출력과 1×3 디멀티플렉서(99)의 1출력을 입력받은 2×1 멀티플렉서(100)가 조합출력함에 따라 525라인의 순차 주사포멧 신호가 출력되어진다.Accordingly, when the output (V 1 = V 90 ) of the line converter 1 is input to the pixel converter 2, the latch unit 95 latches the signal V 90 for a predetermined time and the latch signal V 83 ) is input to the 1 × 3 demultiplexer 98 and summed with the input signal V 90 at the adder 96 and averaged at 1/2 at the divider 97 so that the averaged signal V 97 is added. The 2x1 multiplexer 100, which is input to the 1x3 demultiplexer 98 and receives one output of the 1x3 demultiplexer 98 and one output of the 1x3 demultiplexer 99, outputs a combination of 525 lines. Sequential scan format signals are output.

즉, 화소변환부(2)는 디멀티플렉서(98)의 1번째 출력이 멀티플렉서(100)의 1번째 입력이 되고 디멀티플렉서(99)의 2번째 출력이 상기 멀티플렉서(100)의 2번째 입력이 되어 라인변환된 신호가 1st, 2nd, 3rd, 4th, 5th … 순서로 입력될 때 1st, (2nd+3rd)/2, 4th … 순서로 최종 출력을 발생시킴으로써 3화소마다 2화소로 변환하게 된다.That is, in the pixel converter 2, the first output of the demultiplexer 98 is the first input of the multiplexer 100, and the second output of the demultiplexer 99 is the second input of the multiplexer 100, and the line conversion is performed. Signal is 1st, 2nd, 3rd, 4th, 5th... 1st, (2nd + 3rd) / 2, 4th… when entered in order By generating the final output in order, every three pixels are converted into two pixels.

비월주사 포멧에서 순차 주사 포멧으로 변환하는 경우 적용하는 제 2 도에 도시한 바와 회로는 비월 주사포멧의 입력신호(Vli)를 주사 포멧 변환(3)가 순차 주사 포멧으로 변환하면 그 신호(V3)를 입력받은 라인변환부(1)가 주사 라인수를 변환하고 그 라인변환된 신호(V1)를 입력받은 화소변환부(2)가 라인당 화소를 샘플링하여 최종적으로 순차 주사 포멧의 신호를 출력하게 된다.When the interlaced scan format is converted to the progressive scan format, the circuit shown in FIG. 2 is applied when the input signal Vli of the interlaced scan format is converted into the progressive scan format by the scan format conversion 3. ), The line converting unit 1 converts the number of scanning lines, and the pixel converting unit 2 receiving the line converting signal V 1 samples the pixels per line to finally receive a signal of a sequential scanning format. Will print.

먼저, 주사 포멧변환부(3)에 제 3 도의 회로를 적용하면 1050라인의 비월주사 포멧신호(Vi)는 라인지연부(4)에서 1라인 지연되고 제 4 도 (c)와 같은 지연된 신호(V1)는 선입선출 메모리(7)에 저장됨과 아울러 가산기(36)에서 상기 입력신호(Vi)와 합해진 후 제산기(6)를 통해 1/2 평균되어 선입선출 메모리(8)에 저장된다.First, when the circuit of FIG. 3 is applied to the scan format conversion section 3, the interlaced scanning format signal Vi of 1050 lines is delayed by one line in the line delay section 4, and the delayed signal as shown in FIG. V 1 ) is stored in the first-in, first-out memory 7 and is summed with the input signal Vi in the adder 36, and then averaged by the divider 6 and stored in the first-in, first-out memory 8.

이때, 제 4 도 (a)(b)와 같은 신호가 선입선출 메모리(7)(8)에 각기 입력됨에 따라 제 4 도 (d)(e)와 같이 저장신호(V7)(V+)을 출력하여 멀티플렉서(9)에서 조합 출력함에 따라 제 4 도 (e)와 같이 1050라인의 순차 주사 포멧 신호(V3)가 출력하게 된다.At this time, as the signals of FIG. 4 (a) (b) are respectively input to the first-in, first-out memory (7) (8), the storage signals (V 7 ) (V + ) as shown in FIG. 4 (d) (e). As shown in FIG. 4E, the sequential scan format signal V 3 of 1050 lines is output as shown in FIG. 4E.

따라서, 1050라인의 비월 주사 포멧신호(Vi)를 입력받은 주사 포멧변환부(3)에서 1050라인의 순차 주사 포멧 신호(V3)를 출력하는데 4 : 3 변환을 수행하는 경우 라인변환부(1)와 화소변환부(2)에 제 10 도와 제 12 도의 회로를 적용하면 1050라인의 비월주사 포멧을 787.5라인의 순차 주사 포멧으로 변환할 수 있고, 2 : 1변환하는 경우 상기 라인변환부(1)와 화소변환부(2)에 제 14 도와 제 16 도의 회로를 적용하면 1050라인의 비월 주사 포멧을 525라인의 순차 주사 포멧으로 변환할 수 있다.Therefore, the scan format converter 3 receiving the interlaced scan format signal Vi of 1050 lines outputs the progressive scan format signal V 3 of 1050 lines. And the circuits of FIGS. 10 and 12 are applied to the pixel converting unit 2 and the pixel converting unit 2, the interlaced scanning format of 1050 lines can be converted into a sequential scanning format of 787.5 lines. And the circuits of FIGS. 14 and 16 are applied to the pixel converter 2 and the pixel conversion unit 2 can convert the interlaced scanning format of 1050 lines into the sequential scanning format of 525 lines.

한편, 주사 포멧변환부(3)에 제 3 도의 회로를 적용하는 경우 움직임이 많은 부위에서는 눈에 거슬리는 현상이 거의 없으나 움직임이 없는 정지 부위에서는 화면이 흐려지는 현상(Blurring)이 발생할 수 있음으로 움직임 부위를 검출하여 움직임에 따라 적응적으로 보간해 주는 방법을 적용할 수 있다.On the other hand, when the circuit of FIG. 3 is applied to the scan format conversion unit 3, the movement is almost unobtrusive at the place where there is a lot of motion, but the blurring may occur at the stationary part where there is no movement. Can be applied to adaptively interpolate according to movement.

즉, 움직임 적응 보간 방법을 제 6 도를 참조하여 설명하면 신호(Vi)가 입력됨에 따라 위 아래 라인(A)(B)의 차(x1=A-B)를 산출함과 동시에 위 아래 라인(A)(B)의 평균((A+B)/2)와 앞뒤 프레임의 평균((C-D)/2)의 차(x2=A+B)/2-(C+D)/2)를 산출하고, 그 산출된 차(x1)(x2)가 임의의 임계치(T1)(T2)미만인지 비교하여 움직임 부위인지 정지부위인지 판별하게 된다.That is, when the motion adaptive interpolation method is described with reference to FIG. 6, as the signal Vi is input, the difference (x 1 = AB) of the up and down lines A and B is calculated and the up and down lines A Calculate the difference between the average of (B) ((A + B) / 2) and the front and rear frame ((CD) / 2) (x 2 = A + B) / 2- (C + D) / 2) Then, the calculated difference (x 1 ) (x 2 ) is less than a certain threshold (T 1 ) (T 2 ) to determine whether it is a moving part or a stationary part.

이에따라, 산출된 차(x1)(x2)가 각기 임의의 임계치(T1)(T2) 미만이면 정지 부위임으로 앞뒤 프레임의 화소간 평균(Y=(C+D)/2) 또는 앞프레임의 화소(Y=C)로 대치하고 산출된 차(x1)(x2)가 각기 임의의 임계치(T1)(T2) 이상이면 움직임 부위임으로 위 아래 라인의 평균(Y=(A+B)/2)으로 대치하여 조합출력함으로써 비월주사 포멧을 순차 주사 포멧으로 변환하게 된다.Accordingly, if the calculated difference (x 1 ) (x 2 ) is less than each threshold (T 1 ) (T 2 ), then it is the stationary region, so that the inter-pixel average of the front and back frame (Y = (C + D) / 2) or the front If the difference (x 1 ) (x 2 ) calculated by substituting the pixel (Y = C) of the frame is greater than or equal to the arbitrary threshold T 1 (T 2 ), then the average of the upper and lower lines (Y = (A The interlaced scan format is converted into a progressive scan format by replacing the + B) / 2) with a combined output.

이러한 적응보간 동작을 제 5 도에 설명하면 1050라인의 비월 주사 포멧 신호(Vi)가 주사 포멧변환부(3)에 입력되면 움직임 검출부(10)에 입력되어 필드 메모리(11)(12)에 순차 저장되고 상기 필드메모리(11)의 출력(V11)은 가산기()에 입력됨과 아울러 라인지연부(13)를 통해 상기 가산기(14)에 입력되어 합산된 후 제산기(13)를 통해 1/2 평균되며 상기 입력신호(Vi)는 상기 필드메모리(12)의 출력(V12)과 가산기(15)에서 합산된 후 제산기(18)를 통해 1/2 평균되어 감산기(19)에서 상기 제산기(13)의 출력과의 차가 비교기(21)에 입력되고 상기 필드 메모리(12)의 출력(V12)을 입력받은 감산기(16)는 상기 입력신호(Vi)의 차를 연산하여 비교기(20)에 입력시키게 된다.Referring to FIG. 5, when the interpolation scan format signal Vi of 1050 lines is input to the scan format converter 3, the adaptive interpolation operation is input to the motion detector 10 and sequentially input to the field memories 11 and 12. FIG. And the output V 11 of the field memory 11 is inputted to the adder 14 and inputted to the adder 14 through the line delay unit 13, and then added to the adder 14. 2 is averaged, and the input signal Vi is summed at the output V 12 of the field memory 12 and the adder 15 and averaged 1/2 through the divider 18 to be subtracted from the subtractor 19. The subtractor 16 having the difference from the output of the diffuser 13 being input to the comparator 21 and the output V 12 of the field memory 12 calculates the difference of the input signal Vi and the comparator 20. ) Is entered.

이때, 비교기(20)는 감산기(16)의 출력(V16)인 위 아래 라인의 차(x1=A-B)를 임계치(T1)와 비교하여 그 차신호(x1)가 임계치(T1) 미만이면 고전위를 출력하고 비교기(20)는 감산기(19)의 출력(V19)인 위 아래라인의 평균과 앞뒤 프레임의 평균의 차(x2=(A+B)/2-(C+B)/2)를 임계치(T2)와 비교하여 그 차신호(x2)가 임계치(T2) 미만이면 고전위를 출력함으로 상기 비교기(20)(21)의 고전위가 양측 입력에 인가된 앤드게이트(22)가 고전위 신호(V22)를 출력할 때 정지 부위임을 판별하게 된다.At this time, the comparator 20 compares the difference (x 1 = AB) of the upper and lower lines, which is the output V 16 of the subtractor 16, with the threshold value T 1 , and the difference signal x 1 is the threshold value T 1. Is less than), the high potential is output and the comparator 20 outputs the difference between the average of the top and bottom lines, the output of the subtractor 19 (V 19 ), and the average of the front and back frames (x 2 = (A + B) / 2- (C + B) / 2) the threshold value (the T 2) and compared to the difference signal (x 2) the threshold value (T 2) lower than if the two sides enter the high potential of by outputting the high potential, the comparator (20) (21) When the applied AND gate 22 outputs a high potential signal V 22 , it is determined that the AND gate 22 is a stop portion.

그리고, 라인평균 보간부(23)는 라인지연부(13)의 출력(V13)과 필드메모리(11)의 출력(V11)을 입력받아 가산기(24)에서 합산된 후 제산기(25)에서 1/2 평균하여 신호변환부(30)의 멀티플렉서(29)에 출력하고 프레임 평균 보간부(26)는 상기 가산기(24)의 출력(V24)과 필드메모리(12)의 출력(V12)을 입력받아 가산기(27)에서 합산한 후 제산기(28)를 통해 1/2 평균하여 상기 멀티플렉서(29)에 출력하게 된다.Then, the line averaging interpolation 23 is the line delay unit 13, the output (V 13) and the divider (25) and then summed by the adder 24 receives the output (V 11) of the field memory 11 of the Is averaged at 1/2 and output to the multiplexer 29 of the signal converter 30, and the frame average interpolator 26 outputs the output V 24 of the adder 24 and the output V 12 of the field memory 12. ) Is added to the adder 27 and summed in the adder 27 and averaged 1/2 through the divider 28 to be output to the multiplexer 29.

이에 따라, 신호부(30)는 멀티플렉서(29)가 움직임 검출부(10)의 앤드게이트(22) 출력(V22)에 따라 라인평균 보간부(23)와 프레임 평균 보간부(26)의 출력을 선택하는데 상기 앤드게이트(22)의 출력(V22)의 고전위이면 정지 부위임으로 상기 프레임 평균 보간부(26)의 출력을 선택하고 저전위이면 움직임 부위임으로 상기 라인평균 보간부(23)의 출력을 선택하여 선입선출 메모리(32)에 출력하게 된다.Accordingly, the signal unit 30 causes the multiplexer 29 to output the line average interpolator 23 and the frame average interpolator 26 according to the output V 22 of the AND gate 22 of the motion detector 10. The output of the line average interpolation unit 23 is selected as the high potential of the output V 22 of the AND gate 22 is a stationary part. Is selected and output to the first-in, first-out memory 32.

이때, 라인지연부(13)의 출력(V13)의 출력(V13)이 선입선출 메모리(31)에 저장되고 멀티플렉서(29)의 출력(V29)의 출력(V2)8선입선출 메모리(32)에 저장되면 멀티플렉서(30)가 2배 속도로 조합 출력함으로써 1050라인의 순차 주사 포멧 신호가 출력하게 된다.At this time, the output of the output (V 13) output (V 13) output (V 29) is stored in a first-in-first-out memory 31 and multiplexer 29 of the line delay unit (13) (V 2) 8 first-in-first-out memory, If stored at 32, the multiplexer 30 outputs the combined scan format signal of 1050 lines by outputting the combined output at twice the speed.

따라서, 1050라인의 비월 주사 포멧 신호(Vi)를 입력받은 주사 포멧변환부(3)에서 1050라인의 순차 주사포멧 신호(V3)를 출력할때 4 : 3 변환을 수행하려는 경우 제 10 도와 제 12 도의 회로를 상기 라인변환부(1)와 화소변환부(2)에 적용하면 1050라인의 비월주사 포멧을 787.5라인의 순차주사 포멧으로 변환할 수 있고 2 : 1 변한을 수행하려는 경우 제 14 도와 제 16 도의 회로를 상기 라인변환부(1)와 화소변환부(2)에 적용하면 1050라인의 비월주사 포멧을 525라인의 순차 주사 포멧으로 변환할 수 있다.Accordingly, when the scan format conversion unit 3 receiving the interlaced scan format signal Vi of 1050 lines outputs the sequential scan format signal V 3 of 1050 lines, it is necessary to perform the 4: 3 conversion. When the circuit of 12 degrees is applied to the line converter 1 and the pixel converter 2, the interlaced scan format of 1050 lines can be converted into a sequential scan format of 787.5 lines. When the circuit of FIG. 16 is applied to the line converter 1 and the pixel converter 2, the interlaced scanning format of 1050 lines can be converted into the 525 progressive scan formats.

상기에서 상세히 설명한 바와 같이 본 발명 티브이의 영상 포멧 변환장치는 순차 주사 포멧간 변환 및 비월주사 포멧을 순차 주사 포멧으로 변환하는 동작을 간단한 하드웨어로 구현하여 HOTV에 편리하게 적용할 수 있는 효과가 있다.As described in detail above, the video format conversion apparatus of the present invention has an effect that can be conveniently applied to HOTV by implementing the operation of converting between progressive scan formats and interlaced scan formats into progressive scan formats with simple hardware.

Claims (12)

787.5라인의 순차 주사 포멧을 1050라인의 순차 주사 포멧으로 변환으로 티브이에 있어서, 입력신호(VPi)를 라인지연시키는 라인지연부(35)와, 이 라인지연부(35)의 출력(V35)과 상기 입력신호(VPi)를 가산하여 1/2 평균하는 가산기(36), 제산기(37)와, 상기 라인지연부(35)의 출력(V35)을 일시 저장하는 선입선출 메모리(38)와, 상기 제산기(37)의 출력(C37)을 일시 저장하는 선입선출 메모리(39)와, 상기 선입선출 메모리(38)(39)의 출력(V38)(V39)을 조합 출력하는 멀티플렉서(40)와, 출력클럭(CKO1)과 입력클럭(CKI1)을 각기 계수하는 라인카운터(41)(42)와, 상기 라인카운터(42)의 출력을 논리합하여 인버터(46)을 통해 반전시킴에 따라 상기 선입선출 메모리(38)의 라이트 클럭으로 출력하는 오아게이트(44)와, 상기 라인카운터(41)의 출력을 논리합하여 상기 선입선출 메모리(39)의 리드 클럭 및 멀티플렉서(40)의 스위칭 신호로 출력하고 논리합한 신호를 인버터(45)를 통해 반전시킴에 따라 상기 선입선출 메모리(38)의 리드 클럭으로 출력하는 오아게이트(43)으로 이루어진 라인변환부(1)와, 상기 멀티플렉서(40)의 출력(V40)을 일정시간 래치시키는 래치부(66)와, 이 래치부(66)의 출력(V66)과 상기 입력신호(V40)를 합산하여 1/2 평균하는 가산기(67), 계산기(68)와, 이 제산기(68)의 출력(V68)을 분리하는 1×3 디멀티플렉서(69)와, 이 디멀티플렉서(69)의 출력과 상기 래치부(66)의 출력을 조합 출력하는 4×1 멀티플렉서(70)로 이루어진 화소변환부(2)를 포함하여 구성함을 특징으로 하는 티브이의 영상포멧 변환장치.A line delay unit 35 for delaying the input signal VPi and converting the 787.5-line sequential scan format to 1050 sequential scan formats, and the output V 35 of the line delay unit 35 . And a first-in first-out memory 38 that temporarily stores an adder 36, a divider 37, and an output V 35 of the line delay unit 35, which add and average the input signal VPi by one half. And a combined first-in first-out memory 39 for temporarily storing the output C 37 of the divider 37 and outputs V 38 and V 39 of the first-in first-out memory 38 and 39. The multiplexer 40, the line counters 41 and 42 for counting the output clock CKO 1 and the input clock CKI 1 , and the outputs of the line counter 42 are ORed through the inverter 46. By inverting, the OR gate 44 outputting to the write clock of the first-in first-out memory 38 and the output of the line counter 41 are logically combined to perform the first-in-first-out memory ( 39, an oragate 43 for outputting the switching signal of the multiplexer 40 and the logical sum signal through the inverter 45 and outputting the read signal of the first-in-first-out memory 38 as the inverted signal. A line converter 1, a latch 66 for latching the output V 40 of the multiplexer 40 for a predetermined time, an output V 66 of the latch 66 , and the input signal V 40 ), The adder 67, the calculator 68, the 1x3 demultiplexer 69 that separates the output V 68 of the divider 68, and the demultiplexer 69. And a pixel conversion unit (2) comprising a 4x1 multiplexer (70) for outputting a combination of an output and an output of the latch unit (66). 1050순차 주사 포멧을 787.5라인의 순차 주사 포멧으로 변환하는 장치에 있어서, 입력신호(VPi)를 라인지연시키는 라인지연부(48)와, 이 라인지연부(48)의 출력(V48)과 상기 입력신호(VPi)를 합산하여 1/2평균하는 가산기(49), 제산기(50)와, 이 제산기(50)의 출력(V50)과 상기 라인지연부(48)의 출력(V48)을 일시 저장하는 선입선출 메모리(52)(51)와, 이 선입선출 메모리(51)(52)의 출력(V51)(V52)을 각기 계수하는 라인카운터(54)(59)와, 입력클럭(CKI2)과 출력클럭(CKO2)을 각기 계수하는 라인카운터(54)(59)와, 이 라인카운터(54)(59)의 출력(V540)(V590)을 각기 반전시키는 인버터(55)(60,62)와, 상기 라인카운터(54)의 출력(V541)을 상기 입력클럭(CKI2)에 따라 래치시켜 상기, 선입선출 메모리(51)의 라이트 클럭으로 출력하는 래치부(58)와, 상기 인버터(55)의 출력과 라인카운터(54)의 출력(V541)을 논리합하여 인버터(57)를 통해 상기 선입선출 메모리(52)의 라이트 클럭으로 출력하는 오아게이트(56)와, 상기 인버터(62)의 출력과 라인카운터(59)의 출력(V591)을 논리합하여 상기 선입선출 메모리(51)의 리드 클럭으로 출력함과 아울러 인버터(64)를 통해 상기 선입선출 메모리(51)의 리드클럭으로 출력하는 오아게이트(63)와, 상기 인버터(60)의 출력과 라인카운터(59)의 출력(V591)을 논리곱하여 상기 라인카운터(59)에 리세트신호(RST)를 출력하는 앤드게이트(61)로 이루어진 라인변환부(1)와, 상기 멀티플렉서(53)의 출력(V53)을 일정시간 래치시키는 래치부(71)와, 이 래치부(71)의 출력(71)과 상기 입력신호(V53)을 가산하여 1/2 평균하는 가산기(72), 제산기(73)와, 상기 래치부(71)의 출력(V51)과 제산기(73)의 출력(V73)을 각기 분리하는 1×4 디멀티플렉서(74)(75)와, 이 디멀티플렉서(74)의 출력(V741,V744)과 디멀티플렉서(75)의 출력(V752)을 조합 출력하는 3×1 멀티플렉서(76)로 이루어진 화소변환부(2)를 포함하여 구성함을 특징으로 하는 티브이의 영상포맷 변환장치.An apparatus for converting a 1050 sequential scan format into a 787.5-line sequential scan format, comprising: a line delay unit 48 for line delaying an input signal VPi, an output V 48 of the line delay unit 48 , and An adder 49, a divider 50, an output V 50 of the divider 50 , and an output V 48 of the line delay unit 48 that sums the input signals VP i and averages it 1/2 First-in, first-out memory 52 (51) for temporarily storing), line counters 54 (59) for counting the outputs (V 51 ) (V 52 ) of the first-in, first-out memory (51) 52 , respectively, The line counters 54 and 59 that count the input clock CKI 2 and the output clock CKO 2 , respectively, and the outputs V 540 and V 590 of the line counters 54 and 59 are inverted, respectively. A latch for latching the inverters 55 (60, 62) and the output V 541 of the line counter 54 in accordance with the input clock CKI 2 to output the write clock of the first-in-first-out memory 51. The unit 58, the output of the inverter 55 and the line counter 54 The OR gate 56 outputs the output V 541 of the first and first memory 52 through the inverter 57, and outputs the output of the inverter 62 and the line counter 59. (V 591) and the logical sum to the first-in-first-out memory outputs a read clock of 51 and as well as Iowa gate 63 which leads the clock output of the first-in-first-out memory 51 via the inverter 64, the inverter A line converter 1 comprising an AND gate 61 outputting a reset signal RST to the line counter 59 by ANDing the output of the line counter 59 and the output V 591 of the line counter 59; The latch unit 71 latches the output V 53 of the multiplexer 53 for a predetermined time, and adds the output 71 of the latch unit 71 and the input signal V 53 to an average of 1/2. 1 × 4 demultiplexes for separating the adder 72, the divider 73, and the output V 51 of the latch unit 71 and the output V 73 of the divider 73 , respectively. Pixel converting section consisting of lexers 74 and 75, and a 3x1 multiplexer 76 for combining and outputting the outputs V 741 and V 744 of the demultiplexer 74 and the outputs V 752 of the demultiplexer 75. (2) TV video format conversion apparatus comprising a. 1050라인의 순차 주사 포멧을 525라인의 순차 주사 포멧으로 변환하는 티브이에 있어서, 입력신호(VPi)를 라인지연시키는 라인지연부(77)와, 이 라인지연부(77)의 출력(V77)과 상기 입력신호(VPi)를 가사낳여 1/2 평균하는 가산기(78), 제산기(79)와, 이 제산기(79)의 출력(V79)을 일시 저장하는 선입선출 메모리(80)와, 입력클럭(CKI4)을 계수하여 계수값(V810)을 인버터(82)를 통해 상기 선입선출 메모리(80)의 라이트 클럭으로 출력하는 라인카운더(81)로 이루어진 라인변환부(1)와, 상기 선입선출 메모리(80)의 출력(V80)을 일정시간 래치시키는 래치부(83)와, 이 래치부(83)의 출력(V83)과 상기 입력신호(V80)를 가산하여 1/2 평균하는 가산기(84), 제산기(85)와, 이 제산기(85)의 출력(V85)을 분리출력하는 1×2 디멀티플렉서(86)로 이루어진 화소변환부(2)를 포함하여 구성함을 특징으로 하는 티브이의 영상포맷 변환장치.A TV for converting a 1050-sequential scan format into a 525-sequential scan format, the line delay unit 77 for line delaying the input signal VPi and the output V 77 of the line delay unit 77 . And a first-in-first-out memory 80 that temporarily stores the input signal VPi, an adder 78, a divider 79, and an output V 79 of the divider 79 temporarily. And a line converter 1 comprising a line counter 81 for counting the input clock CKI 4 and outputting the count value V 810 to the write clock of the first-in-first-out memory 80 through the inverter 82. And a latch unit 83 for latching the output V 80 of the first-in first-out memory 80 for a predetermined time, an output V 83 of the latch unit 83 , and the input signal V 80 . A pixel converting unit 2 including an adder 84 that averages a half, a divider 85, and a 1x2 demultiplexer 86 that outputs the output V 85 of the divider 85 separately. Configuration TV video format converter characterized by. 787.5라인의 순차 주사 포멧을 525라인의 순차 주사 포멧으로 변환하는 장치에 있어서, 입력신호(VPi)를 라인지연시키는 라인지연부(87)와, 이 라인지연부(87)의 출력(V87)과 상기 입력신호(VPi)를 가산하여 1/2 평균하는 가산기(88), 제산기(89)와, 이 제산기(89)의 출력(V89)을 일시 저장하는 선입선출 메모리(90)와, 입력 클럭(CKI5)을 계수하여 그 계수값(V910)을 인버터(94)를 통해 상기 선입선출 메모리(90)의 라이트 클럭으로 출력하는 라인카운터(91)와, 이 라인카운터(91)의 출력(V910)을 반전시킨 인버터(92)의 출력과 상기 라인카운터(91)의 출력(V911)을 논리곱하여 상기 라인카운터(91)에 리세트신호(RST)로 출력하는 앤드게이트(93)로 이루어진 라인변환부(1)와, 상기 선입선출 메모리(90)의 출력(V90)을 일정시간 래치시키는 래치부(95)와, 이 래치부(95)의 출력(V95)과 상기 입력신호(V90)을 가산하여 1/2 평균하는 가산기(96), 제산기(97)와, 이 제산기(97)의 출력(V97)을 분리하는 1×3 디멀티플렉서(99)와, 상기 래치부(95)의 출력(V95)을 분리하는 1×3 디멀티플렉서(98)와, 이 디멀티플렉서(98)의 출력(V981)과 상기 디멀티플렉서(99)의 출력(V992)을 조합출력하는 2×1 멀티플렉서(100)로 이루어진 화소부(2)를 포함하여 구성함을 특징으로 하는 티브이의 영상포맷 변환장치.An apparatus for converting a 787.5-line sequential scan format to a 525-line sequential scan format, comprising: a line delay unit 87 for line delaying an input signal VPi, and an output V 87 of the line delay unit 87 . An adder 88, a divider 89, and a first-in first-out memory 90 that temporarily stores the output V 89 of the divider 89; A line counter 91 for counting the input clock CKI 5 and outputting the count value V 910 to the write clock of the first-in first-out memory 90 through the inverter 94; and the line counter 91 The AND gate outputting a reset signal RST to the line counter 91 by ANDing the output of the inverter 92 inverting the output V 910 and the output V 911 of the line counter 91. and the line conversion portion (1) consisting of 93), an output (V 95) of the latch unit 95, and a latch portion (95) for a predetermined time to latch the output (V 90) of the first-in-first-out memory 90 And an adder 96, a divider (97) to one-half the average by adding the input signal (V 90), and an output (V 97) 1 × 3 demultiplexer (99) for separating of the divider (97) And a 1 × 3 demultiplexer 98 that separates the output V 95 of the latch unit 95, an output V 981 of the demultiplexer 98, and an output V 992 of the demultiplexer 99. And a pixel unit (2) consisting of an output 2x1 multiplexer (100). 1050라인의 비월주사 포멧을 787.5라인의 순차 주사 포멧으로 변환하는 티브이에 있어서, 입력신호(Vi)를 라인 지연시키는 라인지연부(4)와, 이 라인지연부(4)의 출력(V4)과 상기 입력신호(Vi)를 가산하여 1/2 평균하는 가산기(5), 제산기(6)와, 상기 라인지연부(4)의 출력(V4)과 제산기(6)의 출력(V6)을 각기 일시 저장하는 선입선출 메모리(7)(8)와, 이 선입선출 메모리(7)(8)의 출력(V7)(V8)을 조합하여 출력하는 멀티플렉서(9)로 이루어진 주사 포멧변환부(3)와, 상기 멀티플렉서(9)의 출력(V9)을 라인지연시키는 라인지연부(48)와, 이 라인지연부(48)의 출력(V48)과 상기 입력신호(VPi)를 합산하여 1/2 평균하는 가산기(49), 제산기(50)와, 이 제산기(50)의 출력(V50)과 상기 라인지연부(48)의 출력(V48)을 일시 저장하는 선입선출 메모리(52)(51)와, 이 선입선출 메모리(51)(52)의 출력(V51) (V52)을 조합 출력하는 멀티플렉서(53)와, 입력클럭(CKI2)과 출력클럭(CKO2)을 각기 계수하는 라인카운터(54)(59)와, 이 라인카운터(54)(59)의 출력(V540)(V590)을 각기 반전시키는 인버터(55)(60,62)와, 상기 라인카운터(54)의 출력(V541)을 상기 입력클럭(CKI2)에 따라 래치시켜 상기, 선입선출 메모리(51)의 라이트 클럭으로 출력하는 래치부(58)와, 상기 인버터(55)의 변환과 라인카운터(54)의 출력(V541)을 논리합하여 인버터(57)를 통해 상기 선입선출 메모리(52)의 라이트 클럭으로 출력하는 오아게이트(56)와, 상기 인버터(62)의 출력과 라인카운터(59)의 출력(V591)을 논리합하여 상기 선입 선출 메모리(51)의 리드 클럭으로 출력함과 아울러 인버터(64)를 통해 상기 선입선출 메모리(52)의 리드 클럭으로 출력하는 오아게이트(63)와, 상기 인버터(60)의 출력과 라인카운터(59)의 출력(V591)을 논리곱하여 상기 라인카운터(59)에 리세트신호(RST)를 출력하는 앤드게이트(61)로 이루어진 라인변환부(1)와, 상기 멀티플렉서(53)의 출력(V53)을 일정시간 래치시키는 래치부(71)와, 이 래치부(71)의 출력(V71)과 상기 입력신호(V53)을 가산하여 1/2 평균하는 가산기(72), 제산기(73)와, 상기 래치부(71)의 출력(V51)과 제산기(73)의 출력(V73)을 각기 분리하는 1×4 디멀티플렉서(74)(75)와, 이 디멀티플렉서(74)의 출력(V541, V744)과 디멀티플렉서(75)의 출력(V752)을 조합 출력하는 3×1 멀티플렉서(76)로 이루어진 화소변환부(2)를 포함하여 구성함을 특징으로 하는 티브이의 영상포맷 변환장치.A TV for converting an interlaced scan format of 1050 lines into a sequential scan format of 787.5 lines, comprising: a line delay unit 4 for delaying an input signal Vi, and an output V 4 of the line delay unit 4 . And an adder (5), a divider (6), an output (V 4 ) of the line delay unit (4), and an output (V) of the divider (6) for adding and averaging the input signal (Vi). 6 ) a scan consisting of a first-in first-out memory (7) (8) for temporarily storing respective ones and a multiplexer (9) for outputting a combination of outputs (V 7 ) (V 8 ) of the first-in first-out (7) (8). A format delay section 3, a line delay section 48 for line delaying the output V 9 of the multiplexer 9, an output V 48 of the line delay section 48 , and the input signal VP ), The adder 49, the divider 50, the output V 50 of the divider 50 , and the output V 48 of the line delay unit 48 are temporarily stored. First-in, first-out memory 52, 51, and the first-in, first-out memory 51, 52 And an output (V 51) (V 52) and the multiplexer (53) for combining the output of the input clock (CKI 2) and output clock (CKO 2) to each coefficient line counter 54 to 59, a line counter ( Inverter 55 (60, 62) for inverting the output (V 540 ) (V 590 ) of 54 (59), respectively, and the input (CKI 2 ) of the output (V 541 ) of the line counter (54). And the latch unit 58 to be latched in accordance with the first-in-first-out memory 51 and output to the write clock of the first-in-first-out memory 51 and the inverter 57 by logically combining the conversion of the inverter 55 and the output V 541 of the line counter 54. OA gate 56 outputting to the write clock of the first-in, first-out memory 52 and the output of the inverter 62 and the output (V 591 ) of the line counter 59 by the logical input and output to the first-in, first-out memory ( 51 outputs the read clock of the 51 and also outputs the read clock of the first-in first-out memory 52 through the inverter 64, the output of the inverter 60 and The encounter with the 59 output (V 591), the logic multiplied by the line counter 59, a reset signal (RST) line conversion part (1) consisting of the AND gate 61 for outputting to the multiplexer 53 A latch unit 71 for latching the output V 53 for a predetermined time, an adder 72 that adds and averages the output V 71 and the input signal V 53 of the latch unit 71 and averages it 1/2; a divider 73 and the output (V 51) and the divider output (V 73) a 1 × 4 de-multiplexer 74, 75 which respectively separate the portion 73 of the latch portion 71, a demultiplexer ( And a pixel conversion unit 2 composed of a 3x1 multiplexer 76 for outputting a combination of the outputs V 541 and V 744 of the 74 and the output V 752 of the demultiplexer 75. TV's video format inverter. 1050라인의 비월 주사 포멧을 525라인의 순차 주사 포멧으로 변환하는 티브이에 있어서, 입력신호(Vi)를 라인지연시키는 라인지연부(4)와, 이 라인지연부(4)의 출력(V4)과 상기 입력신호(Vi)를 가산하여 1/2 평균하는 가산기(5), 제산기(6)와, 상기 라인지연부(4)의 출력(V4)과 제산기(6)의 출력(V6)을 각기 일시 저장하는 선입선출 메모리(7)(8)와, 이 선입선출 메모리(7)(8)의 출력(V7)(V8)을 조합하여 출력하는 멀티플렉서(9)로 이루어진 주사 포멧변환부(3)와, 상기 멀티플렉서(9)의 출력(V9)을 라인지연시키는 라인지연부(77)와, 이 라인지연부(77)의 출력(V77)과 상기 입력신호(VPi)를 가산하여 1/2 평균하는 가산기(78), 제산기(79)와, 이 제산기(79)의 출력(V79)을 일시 저장하는 선입선출 메모리(80)와, 입력클럭(CKI4)을 계수하여 계수값(V810)을 인버터(82)를 통해 상기 선입선출 메모리(80)의 라이트클럭으로 출력하는 라인카운터(81)로 이루어진 라인변환부(1)와, 상기 선입선출 메모리(80)의 출력(V80)을 일정시간 래치시키는 래치부(83)와, 이 래치부(83)의 출력(V83)과 상기 입력신호(V80)를 가산하여 1/2 평균하는 가산기(84), 제산기(85)와, 이 제산기(85)의 출력(V85)을 분리출력하는 1×2 디멀티플렉서(86)로 이루어진 화소변환부(2)를 포함하여 구성함을 특징으로 하는 티브이의 영상포맷 변환장치.A TV for converting an interlaced scan format of 1050 lines into a progressive scan format of 525 lines, comprising: a line delay unit 4 for line delaying an input signal Vi, and an output V 4 of the line delay unit 4 . And an adder (5), a divider (6), an output (V 4 ) of the line delay unit (4), and an output (V) of the divider (6) for adding and averaging the input signal (Vi). 6 ) a scan consisting of a first-in first-out memory (7) (8) for temporarily storing respective ones and a multiplexer (9) for outputting a combination of outputs (V 7 ) (V 8 ) of the first-in first-out (7) (8). A format converter 3, a line delay unit 77 for line delaying the output V 9 of the multiplexer 9, an output V 77 of the line delay unit 77 , and the input signal VP ), An adder 78, a divider 79, a first-in first-out memory 80 that temporarily stores the output V 79 of the divider 79, and an input clock (CKI 4). ) By counting the coefficient value (V 810 ) through the inverter 82 A line converting unit 1 including a line counter 81 outputting a light clock of the first-in first-out memory 80 and a latch unit 83 for latching the output V 80 of the first-in first-out memory 80 for a predetermined time. And an adder 84, a divider 85, and an output of the divider 85, which adds and averages the output V 83 of the latch portion 83 and the input signal V 80 by half. And a pixel conversion unit (2) consisting of a 1 × 2 demultiplexer (86) for separately outputting (V 85 ). 1050라인의 비월주사 포멧을 787.5라인의 순차 주사 포멧으로 변환하는 티브이에 있어서, 입력신호(Vi)를 입력받아 위 아래 라인간의 차(x1=A-B)를 산출함과 아울러 위 아래 라인의 평균과 앞뒤 프레임 평균간의 차(x2=(A+B)/3-(C-D)/2)를 산출하여 상기 차신호(x1)(x2)가 각기 임계치(T1)(T2) 미만인지 비교함으로써 움직임을 검출하는 움직임 검출부(10)와, 라인간 평균을 산출하는 라인평균보간부(23)와, 프레임간 평균을 산출하는 프레임 평균보간부(26)와, 라인지연 신호를 저장하고 상기 움직임 검출부(10)의 출력에 따라 상기 라인평균 보간부(23)와 프레임 평균보간부(26)의 출력을 선택 저장하여 저장된 신호를 선택출력하는 신호변환부(30)로 이루어진 주사 포멧변환부(3)와, 상기 신호변환부(30)의 출력(V33)을 라인지연시키는 라인지연부(48)와, 이 라인지연부(48)의 출력(V48)과 상기 입력신호(VPi)를 합산하여 1/2 평균하는 가산기(49), 제산기(50)와, 이 제산기(50)의 출력(V50)과 상기 라인지연부(48)의 출력(V48)을 일시 저장하는 변환 메모리(52)(51)와, 이 선입선출 메모리(51)(52)의 출력(V51)(V52)을 조합 출력하는 멀티플렉서(53)와, 입력클럭(CKI2)과 출력클럭(CKO2)을 각기 계수하는 라인카운터(54)(59)와, 이 라인카운터(54)(59)의 출력(V54)(V膵) 각기 반전시키는 인버터(55)(60,62)와, 상기 라인카운터(54)의 출력(V541)을 상기 입력클럭(CKI2)에 따라 래치시켜 상기, 선입선출 메모리(51)의 라이트 클럭으로 출력하는 래치부(58)와, 상기 인버터(55)의 출력과 라인카운터(54)의 출력(V541)을 논리합하여 인버터(57)를 통해 상기 변환 메모리(52)의 라이트 클럭으로 출력하는 오아게이트(56)와, 상기 인버터(62)의 출력과 라인카운터(59)의 출력(V591)을 논리합하여 상기 선입선출 메모리(51)의 리드 클럭으로 출력함과 아울러 인버터(64)를 통해 상기 선입선출 메모리(52)의 리드클럭으로 출력하는오아게이트(63)와, 상기 인버터(60)의 출력과 라인카운터(59)의 출력(V591)을 논리곱하여 상기 라인카운터(59)에 리세트신호(RST)를 출력하는 앤드게이트(61)로 이루어진 라인변환부(1)와, 상기 멀티플렉서(53)의 출력(V53)을 일정시간 래치시키는 래치부(71)와, 이 래치(71)의 출력(V51)과 상기 입력신호(V53)을 가산하여 1/2 평균하는 가산기(72), 제산기(73)와, 상기 래치부(71)의 출력(V71)과 제산기(73)의 출력(V73)을 각기 분리하는 1×4 디멀티플렉서(74)(75)와, 이 디멀티플렉서(74)의 출력(V741,V744)과 디멀티플렉서(75)의 출력(V752)을 조합 출력하는 3×1 멀티플렉서(76)로 이루어진 화소변환부(2)를 포함하여 구성함을 특징으로 하는 티브이의 영상포맷 변환장치.A TV that converts an interlaced scan format of 1050 lines into a sequential scan format of 787.5 lines, receives an input signal Vi, calculates the difference between the upper and lower lines (x 1 = AB), and calculates the average of the upper and lower lines. by calculating a difference between the front and rear frame average (x 2 = (a + B ) / 3- (CD) / 2) if the difference signal (x 1) (x 2) respectively is smaller than the threshold value (T 1) (T 2) A motion detection unit 10 for detecting motion by comparison, a line average interpolator 23 for calculating an average between lines, a frame average interpolator 26 for calculating an average between frames, a line delay signal, and storing A scan format conversion unit including a signal conversion unit 30 for selectively storing and outputting the outputs of the line average interpolation unit 23 and the frame average interpolation unit 26 according to the output of the motion detection unit 10 ( 3) a line delay unit 48 for delaying the line V 33 of the signal conversion unit 30, and the line delay unit 4; 8, an adder 49, a divider 50, an output V 50 of the divider 50 , and the line, summing and halving the output V 48 and the input signal VPi. A multiplexer which combines the outputs V 51 and V 52 of the conversion memory 52 and 51 temporarily storing the output V 48 of the delay unit 48 and the first-in first-out memory 51 and 52. (53), line counters 54 and 59 for counting the input clock CKI 2 and the output clock CKO 2 , respectively, and the outputs V 54 and V 54 of the line counters 54 and 59, respectively. ) The clock 55 of the first-in-first-out memory 51 is latched by inverting the inverters 55 (60, 62) and the output V 541 of the line counter 54 in accordance with the input clock CKI 2 . And a latch unit 58 outputted from the inverter unit 58 and the output V 541 of the line counter 54 and the output of the inverter 55 to output to the write clock of the conversion memory 52 through the inverter 57. OA gate 56, the output of the inverter 62 and the line counter 59 Output (V 591) and the logical sum to the first-in-first-out memory 51 Iowa gate 63 for outputting a read clock for the FIFO memory 52 in read clock output also as well as through an inverter 64 of the A line converter 1 including an AND gate 61 for outputting a reset signal RST to the line counter 59 by logically multiplying the output of the inverter 60 and the output V 591 of the line counter 59. And a latch unit 71 for latching the output V 53 of the multiplexer 53 for a predetermined time, and adds the output V 51 and the input signal V 53 of the latch 71 by adding 1/2. Averaging adder 72, divider 73, and 1 × 4 demultiplexer 74 that separate the output V 71 of latch portion 71 and output V 73 of divider 73 , respectively ( 75) and a pixel conversion section 2 composed of a 3x1 multiplexer 76 for combining and outputting the outputs V 741 and V 744 of the demultiplexer 74 and the outputs V 752 of the demultiplexer 75. So Video format conversion apparatus of the television, characterized by name. 1050라인의 비월 주사 포멧을 525라인의 순차 주사 포멧으로 변환하는 티브이에 있어서, 입력신호(Vi)를 입력받아 위 아래 라인간의 차(x1=A-B)를 산출함과 아울러 위 아래 라인의 평균과 앞뒤 프레임평균간의 차(x2=(A+B)/2-(C-D)/2)를 산출하여 상기 차신호(x1)(x2)가 각기 임계치(T1)(T2) 미만인지 비교함으로써 움직임을 검출하는 움직임 검출부(10)와, 라인간 평균을 산출하는 라인평균 보간부(23)와, 프레임간 평균을 산출하는 프레임 평균보간부(26)와, 라인지연 신호를 저장하고 상기 움직임 검출부(10)의 출력에 따라 상기 라인평균 보간부(23)와 프레임 평균보간부(26)의 출력을 선택 저장하여 저장된 신호를 선택출력하는 신호변환부(30)로 이루어진 주사 포멧변환부(3)와, 상기 신호변환부(30)의 출력(V33)을 라인지연시키는 라인지연부(77)와, 이 라인지연부(77)의 출력(V77)과 상기 입력신호(VPi)를 가산하여 1/2 평균하는 가산기(78), 제산기(79)와, 이 제산기(79)의 출력(V79)을 일시 저장하는 선입선출 메모리(80)와, 입력클럭(CKI4)을 계수하여 계수값(V810)을 인버터(82)를 통해 상기 선입선출 메모리(80)의 라이트 클럭으로 출력하는 라인카운터(81)로 이루어진 라인변환부(1)와, 상기 선입선출 메모리(80)의 출력(V80)을 일정시간 래치시키는 래치부(83)와, 이 래치부(83)의 출력(V83)과 상기 입력신호(V80)를 가산하여 1/2 평균하는 가산기(84), 제산기(85)와, 이 제산기(85)의 출력(V85)을 분리출력하는 1×2 디멀티플렉서(86)로 이루어진 화소변환부(2)를 포함하여 구성함을 특징으로 하는 티브이의 영상포맷 변환장치.In TV that converts interlaced scan format of 1050 lines into sequential scan format of 525 lines, the input signal Vi is input to calculate the difference between the upper and lower lines (x 1 = AB) and the average of the upper and lower lines. Compute the difference (x 2 = (A + B) / 2- (CD) / 2) between front and rear frame averages to determine whether the difference signals x 1 and x 2 are less than the threshold T 1 and T 2, respectively. A motion detection unit 10 for detecting motion by comparison, a line average interpolation unit 23 for calculating an inter-line average, a frame average interpolation unit 26 for calculating an inter-frame average, and a line delay signal A scan format conversion unit including a signal conversion unit 30 for selectively storing and outputting the outputs of the line average interpolation unit 23 and the frame average interpolation unit 26 according to the output of the motion detection unit 10 ( 3) a line delay unit 77 for line delaying the output V 33 of the signal conversion unit 30, and this line delay unit 77 ) Of the output (V 77) and by adding the input signal (VPi) 1/2 and an average adder 78, a divider 79, which, for temporarily storing the output (V 79) of the divider (79) A first-in first-out memory 80 and a line counter 81 that counts the input clock CKI 4 and outputs the count value V 810 through the inverter 82 as a write clock of the first-in first-out memory 80. A line converting unit 1, a latch unit 83 for latching the output V 80 of the first-in first-out memory 80 for a predetermined time, an output V 83 of the latch unit 83 , and the input signal ( A pixel conversion including an adder 84, a divider 85, and a 1x2 demultiplexer 86 that separately outputs the output V 85 of the divider 85 by adding V 80 ) TV video format conversion apparatus comprising a unit (2). 제 7 항 또는 제 8 항에 있어서, 움직임 검출부(10)는 입력신호(Vi)를 순차 저장하는 프레임 메모리(11)(12)와, 상기 프레임 메모리(11)의 출력(11)을 라인지연시키는 라인지연부(13)와, 이 라인지연부(13)의 출력(V13)과 상기 프레임 메모리(11)의 출력(V11)의 출력(V11)을 합산하여 1/2 평균하는 가산기(14), 제산기(17)와, 상기 프레임 메모리(12)의 출력(V12)과 상기 입력신호(Vi)를 합산하여 1/2 평균하는 가산기(15), 제산기(18)와, 상기 제산기(17),(18)의 차를 산출하는 감산기(19)와, 상기 프레임 메모리(12)의 출력(V12)과 입력신호(Vi)의 차를 산출하는 감산기(16)와, 이 감산기(16)의 출력(V16)과 임계치(T1)을 비교하는 비교기(20)와, 상기 감산기(19)의 출력(V16)과 임계치(T1)을 비교하는 비교기(21)와, 상기 비교기(20)(21)의 출력(V20)(V21)을 논리곱하는 앤드게이트(22)로 구성함을 특징으로 하는 티브이의 영상포맷 변환장치.Claim 7 according to any one of claims 8, wherein the motion detector (10) to the line delayed output (11) of the frame memory 11 (12), and the frame memory 11 for sequentially storing the input signal (Vi) An adder that sums the line delay unit 13, the output V 13 of the line delay unit 13 , and the output V 11 of the output V 11 of the frame memory 11 , and averages a half of them ( 14), a divider 17, an adder 15, a divider 18, which adds and averages the output V 12 of the frame memory 12 and the input signal Vi, and averages it 1/2. A subtractor 19 for calculating the difference between the dividers 17 and 18, a subtractor 16 for calculating the difference between the output V 12 and the input signal Vi of the frame memory 12, and a comparator 20 for comparing the output (V 16) and the threshold (T 1) of the subtracter 16, and a comparator 21 for comparing the output (V 16) and the threshold (T 1) of the subtractor (19) , in the comparator 20, 21 output (V 20, V 21) for multiplying the logic AND gate 22 of Video format conversion apparatus of the television, characterized by name. 제 7 항 또는 제 8 항에 있어서, 라인평균 보간부(23)는 움직임 검출부(10)의 라인지연부(13) 출력(V13)과 프레임 메모리(11)의 출력을 합산하여 1/2 평균하는 가산기(24), 제산기(25)로 구성함을 특징으로 하는 티브이의 영상포맷 변환장치.The method of claim 7 or 8, line averaging interpolation unit 23 by summing the outputs of the movement line delay part 13 of the detector 10 output (V 13) and the frame memory 11 1/2 Average TV format converter, characterized in that consisting of an adder (24), a divider (25). 제 7 항에 또는 제 8 항에 있어서, 프레임 평균 보간부(26)는 움직임 검출부(10)의 프레임 메모리(12) 출력(V12)과 라인평균보간부(23)의 가산기(24) 출력(V24)을 합산하여 1/2 평균하는 가산기(27), 제산기(28)로 구성함을 특징으로 하는 티브이의 영상포맷 변환장치.The frame average interpolator 26 according to claim 7 or 8, wherein the frame average interpolator 26 outputs the frame memory 12 output V 12 of the motion detector 10 and the adder 24 outputs of the line average interpolator 23. And an adder (27) and a divider (28) for summing and halving V 24 ). 제 7 항 또는 제 8 항에 있어서, 신호부(30)는 움직임 검출부(10)의 라인지연부(13) 출력(V13)을 일시저장하는 신입선출 메모리(31)와, 상기 움직임 검출부(10)의 앤드게이트(22)의 출력에 따라 라인평균 보간부(23)와 프레임 평균보간부(26)의 출력(V25)(V28)을 선택하는 멀티플렉서(29)와, 이 멀티플렉서(29)의 출력을 일시 저장하는 변환 메모리(32)와, 상기 선입선출 메모리(31)(32)의 출력(V31)(V32)을 선택출력하는 멀티플렉서(33)로 구성함을 특징으로 하는 티브이의 영상포맷 변환장치.9. The signal input unit (30) according to claim 7 or 8, wherein the signal unit (30) includes a first-in first-out memory (31) for temporarily storing the output (V 13 ) of the line delay unit (13) of the motion detector (10), and the motion detector (10). A multiplexer 29 for selecting the line average interpolation unit 23 and the output V 25 (V 28 ) of the line average interpolation unit 23 and the frame average interpolation unit 26 according to the output of the AND gate 22 and the output conversion memory 32 for temporarily storing the, in television, characterized in that an output (V 31) the multiplexer 33 to select outputs (V 32) of the first-in-first-out memory 31 (32) Video Format Inverter.
KR1019930015369A 1993-08-07 1993-08-07 Picture image format conversion device of tv KR950012666B1 (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019930015369A KR950012666B1 (en) 1993-08-07 1993-08-07 Picture image format conversion device of tv
US08/283,754 US5473381A (en) 1993-08-07 1994-08-01 Apparatus for converting frame format of a television signal to a display format for a high definition television (HDTV) receiver
EP94112276A EP0639029A3 (en) 1993-08-07 1994-08-05 Apparatus for converting frame format of television signal
CN94109539A CN1078420C (en) 1993-08-07 1994-08-08 Apparatus for converting frame format of television signal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930015369A KR950012666B1 (en) 1993-08-07 1993-08-07 Picture image format conversion device of tv

Publications (2)

Publication Number Publication Date
KR950007506A KR950007506A (en) 1995-03-21
KR950012666B1 true KR950012666B1 (en) 1995-10-19

Family

ID=19360953

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930015369A KR950012666B1 (en) 1993-08-07 1993-08-07 Picture image format conversion device of tv

Country Status (1)

Country Link
KR (1) KR950012666B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100419095B1 (en) * 2001-06-20 2004-02-19 윤경용 Method for prevention telephone number inputting error

Also Published As

Publication number Publication date
KR950007506A (en) 1995-03-21

Similar Documents

Publication Publication Date Title
US5473381A (en) Apparatus for converting frame format of a television signal to a display format for a high definition television (HDTV) receiver
KR100382981B1 (en) Method and apparatus for identifying video fields created by film sources
US5835150A (en) Image format converter for HDTV
JP3908802B2 (en) How to detect film mode
US5404170A (en) Time base converter which automatically adapts to varying video input rates
EP0343728B1 (en) Method of and arrangement for motion detection in an interlaced television picture obtained after film-to-television conversion
US4768092A (en) Image signal conversion device
US20100271554A1 (en) Method And Apparatus For Motion Estimation In Video Image Data
US4998287A (en) Determination of sequential positions of video fields derived from film
JPH10105142A (en) Method and system for converting interlaced video data
KR940027563A (en) Image data motion estimation method and apparatus for high definition television (HDTV)
JPH0654346A (en) Video memory device
JP3172169B2 (en) A device for converting motion information into a motion information signal
EP1501299A1 (en) An apparatus for detecting a telecine signal
EP0561561B1 (en) Digital video signal processing
KR950012666B1 (en) Picture image format conversion device of tv
US8872980B2 (en) System and method for accumulative stillness analysis of video signals
US7339626B2 (en) Deinterlacing video images with slope detection
KR960004327B1 (en) Tv frame format converting apparatus
KR100252943B1 (en) scan converter
JPH08111852A (en) Motion adaptive scanning line interpolation device
KR920005175B1 (en) Horizontal extension circuit of motion factor in video screen
Brox et al. Fuzzy motion-adaptive interpolation with picture repetition detection for deinterlacing
JPS6330077A (en) Picture signal converter
KR0162346B1 (en) Two screen receiver of a wide tv

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070918

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee