Claims (2)
각각 n/3비트인 R,G,B데이타로 이루어지는 n비트(여기서, n=8,16,24,32,64)의 화소데이타를 지원하고, 상기 화소데이타의 처리를 위한 제어신호를 발생시키는 제어신호발생수단을 구비하고 소정의 명령에 따라서 상기 화소데이타의 비트값을 변화시키기 위한 처리를 수행하여 동일 비트의 새로운 화소데이타(newR, newG, newB)를 출력하는 화소데이타처리수단과, 상기 화소데이타처리수단 내의 상기 제어신호발생수단에 의해 제어되어 상기 새로운 데이타를 저장하는 저장수단을 포함하는 라스터 그래픽스 시스템에 있어서; 상기 화소데이타처리수단은 상기 저장수단에 저장된 n비트의 화소데이타를 읽어와 데이타의 내용 중 변경될 부분들과 변경되지 않을 부분들을 소정 명령의 해독에 의해 구별하고 상기 변경될 부분들과 상기 변경되지 않을 부분들을 조합하여 요구되는 구조의 화소데이타를 생성하는 화소구성회로를 부가적으로 포함하고; 상기 화소구성회로는 제1 내지 제3입력단을 구비하고, n/3비트의 하위 1/2 및 상위 1/2의 입력데이타로서 n/3 비트의 상기 newR 데이타의 상위 1/2 및 상기 저장수단으로부터 제공되는 n/3비트 oldR데이타의 상위 1/2을 상기 제1입력단으로 각각 받아들이고, n/3비트의 하위 1/2 및 상위 1/2의 입력 데이타로서 상기 oldR데이타의 하위 1/2 및 상기 newR데이타의 상위 1/2을 상기 제2입력단으로부터 각각 받아들이고, 상기 제어신호발생수단으로부터 상기 제3입력단으로 제공되는 제1의 제어신호에 의해 상기 제1 및 상기 제2 입력단으로 각각 입력되는 두 입력데이타 중 어느 하나를 선택적으로 출력하는 제1데이타선택수단과; 제4 내지 제6입력단을 구비하고, n/3 비트의 하위 1/2 및 상위 1/2의 입력 데이타로서 n/3 비트의 상기 newG데이타의 상위 1/2 및 상기 저장수단으로부터 제공되는 n/3비트 oldG 데이타의 상위 1/2을 상기 제4입력단으로 각각 받아들이고, n/3비트의 하위 1/2 및 상위 1/2의 입력데이타로서 상기 oldG데이타의 하위 1/2 및 상기 newG데이타의 상위 1/2을 제5입력단으로 각각 받아들이고, 상기 제어신호발생수단으로부터 상기 제6입력단으로 제공되는 상기 제1제어신호에 의해 상기 제4 및 상기 제5입력단으로 각각 입력되는 두 입력 데이타 중 어느 하나를 선택적으로 출력하는 제2데이타선택 수단과; 제7 내지 제9입력단을 구비하고, n/3비트의 상기 newB데이타의 상위 1/2 및 상기 저장수단으로부터 제공되는 n/3비트 oldB 데이타의 상위 1/2을 상기 제7입력단으로 각각 받아들이고, n/3비트의 하위 1/2 및 상위 1/2의 입력데이타로서 상기 oldB 데이타의 하위 1/2 및 상기 newB 데이타의 상위 1/2을 상기 제8입력단으로 각각 받아들이고, 상기 제어신호발생수단으로부터 상기 제9입력단으로 제공되는 상기 제1제어신호에 의해 상기 제7 및 상기 제8입력단으로 각각 입력되는 두 입력 데이타 중 어느 하나를 선택적으로 출력하는 제3데이타 선택수단과; 제10 내지 제12입력단을 구비하고, 상기 newR 데이타를 상기 제10입력단으로 받아들이고, 상기 제1데이타선택수단의 출력을 상기 제 11입력단으로 받아 들이며, 상기 제어신호발생수단으로부터 상기 제12입력단으로 제공되는 제2의 제어신호에 의해 상기 제10 및 상기 제11입력단을 통하여 각각 입력되는 두입력데이타 중 어느 하나를 선택적으로 출력하는 제4데이타 선택수단과; 상기 제어신호발생수단으로부터 제공되는 제3의 신호를 반전시키기 위한 인버터수단과; 상기 인버터수단의 출력신호와 상기 제2제어신호를 논리곱하는 앤드수단과; 제13 내지 제15입력단을 구비하고, 상기 newG데이타를 상기 제13입력단으로 받아들이고 상기 제2데이타선택수단의 출력을 상기 제14입력단으로 받아들이며, 상기 제15입력단으로 입력되는 상기 앤드수단의 출력에 의해 상기 제13 및 상기 14 입력단으로 입력되는 두 입력데이타 중 하나를 선택적으로 출력하는 제5데이타선택수단과; 제16 내지 제18입력단을 구비하고, 상기 newB데이타를 상기 제16입력단으로 받아들이고 상기 제3데이타선택수단의 출력을 상기 제17입력단으로 받아들이며, 상기 제18입력단으로 입력되는 상기 앤드수단의 출력신호에 의해 두 입력데이타 중 하나의 데이타를 선택하여 출력하는 제6데이타선택수단과; 제19 내지 제21입력단을 구비하고, 하위 n/3비트 및 상위 n/3비트의 입력 데이타로서 상기 제4데이타선택수단의 출력 데이타 및 상기 newG데이타를 상기 제19입력단으로 각각 받아들이고, 하위 8비트 및 상위 8비트의 입력데이타로서 상기 oldR데이타 및 상기 제5멀티플렉서(5)의 출력데이타를 상기 제20입력단으로 각각 받아들이고, 상기 제21입력단으로 입력되는 상기 제1 제어신호에 의해 상기 제19 및 상기 제20 입력단으로 각각 제공되는 2n/3비트인 두 입력데이타 중 어느 하나를 선택하여 출력하는 제7데이타선택수단과; 제22 내지 제24입력단을 구비하고, 하위 n/3비트와 중위 n/3비트 및 상위 n/3비트의 입력데이타로서 상기 제4데이타선택 수단의 출력과 상기 제5데이타선택수단의 출력 및 상기 제6데이타선택수단의 출력을 상기 제22입력단으로 각각 받아들이고, 상기 제23입력단으로 하위 n/3비트 및 중위 n/3비트의 입력데이타로서 상기 제7데이타선택수단의 n비트 출력과 상위 n/3비트의 입력데이타로서 상기 oldB데이타를 각각 받아 들이며 상기 제24입력단으로 제공되는 상기 제3제어신호에 의해 상기 제22 및 상기 제23입력단을 통하여 각각 입력되는 n비트의 입력데이타 중 어느 하나르 선택적으로 출력하는 제8데이타선택수단과; 제24 및 제25입력단을 구비하고, 상기 제24입력단으로 입력되는 마스크 패턴 데이타에 따라서 상기 제25입력단으로 입력되는 상기 제8데이타선택수단의 출력데이타를 마스킹 아웃하는 마스크수단을 포함하는 것을 특징으로 하는 그래픽스시스템의 화소구성회로.It supports n-bit pixel data consisting of R, G, and B data each having n / 3 bits (where n = 8, 16, 24, 32, and 64), and generates a control signal for processing the pixel data. Pixel data processing means having a control signal generating means and performing processing for changing the bit value of the pixel data according to a predetermined command to output new pixel data (newR, newG, newB) of the same bit; A raster graphics system comprising: storage means, controlled by said control signal generating means in data processing means, for storing said new data; The pixel data processing means reads n-bit pixel data stored in the storage means, distinguishes between the parts of the data that are to be changed and the parts that are not to be changed by decoding a predetermined command, and the parts to be changed from the changed part. Additionally including a pixel configuration circuit which combines portions which are not to produce pixel data of a desired structure; The pixel configuration circuit includes first to third input terminals, and the upper half of the newR data of n / 3 bits and the storage means as input data of lower half and upper half of n / 3 bits. Accepts the upper half of the n / 3-bit oldR data provided from the first input terminal, respectively, and the lower half of the oldR data as the lower half and upper half of the n / 3-bit input data; The upper half of the newR data is respectively received from the second input terminal and input to the first and second input terminals, respectively, by a first control signal provided from the control signal generating means to the third input terminal. First data selecting means for selectively outputting any one of input data; N / provided with the fourth to sixth input terminals and provided from the upper half of the newG data of n / 3 bits and the storage means as input data of the lower half and upper half of n / 3 bits; The upper half of 3-bit oldG data is respectively received as the fourth input terminal, and the lower half of the oldG data and the upper half of the newG data as input data of lower half and upper half of n / 3 bits, respectively. One half of each of the two input data is respectively input to the fourth and fifth input terminals by the first control signal provided from the control signal generating means to the sixth input terminal. Second data selecting means for selectively outputting; A seventh to a ninth input terminal, each receiving upper half of the n / 3-bit newB data and upper half of the n / 3-bit oldB data provided from the storage means as the seventh input terminal, respectively; The lower half of the n / 3 bits and the upper half of the upper half of the oldB data and the upper half of the newB data are received as the eighth input terminals, respectively, and are inputted from the control signal generating means. Third data selecting means for selectively outputting any one of two input data respectively input to the seventh and eighth input terminals by the first control signal provided to the ninth input terminal; A tenth to twelfth input terminal, receiving the newR data as the tenth input terminal, receiving the output of the first data selecting means to the eleventh input terminal, and providing the new data to the twelfth input terminal from the control signal generating means; Fourth data selecting means for selectively outputting any one of two input data respectively inputted through the tenth and eleventh input terminals by a second control signal; Inverter means for inverting a third signal provided from said control signal generating means; AND means for ANDing the output signal of the inverter means and the second control signal; A thirteenth through fifteenth input terminals, and receiving the newG data as the thirteenth input terminal and receiving the output of the second data selection means as the fourteenth input terminal, and by the output of the end means input to the fifteenth input terminal. Fifth data selecting means for selectively outputting one of two input data input to the thirteenth and fourteenth input terminals; And a sixteenth through eighteenth input terminals, and accepting the newB data as the sixteenth input terminal, receiving the output of the third data selecting means as the seventeenth input terminal, and receiving an output signal of the end means input to the eighteenth input terminal. Sixth data selecting means for selecting and outputting one of two input data; 19th to 21st input stages, the output data of the fourth data selecting means and the newG data as the input data of the lower n / 3 bits and the upper n / 3 bits, respectively; And inputting the old R data and the output data of the fifth multiplexer 5 as input data of upper 8 bits into the twentieth input terminal, respectively, by the first control signal input to the twenty-first input terminal. Seventh data selecting means for selecting and outputting any one of two input data having 2n / 3 bits respectively provided to the twentieth input terminal; An output of the fourth data selecting means and an output of the fifth data selecting means as input data of the lower n / 3 bits, the upper middle n / 3 bits, and the upper n / 3 bits; The output of the sixth data selection means is respectively received by the twenty-second input terminal, and the n-bit output of the seventh data selection means and the upper n / of the seventh data selection means are input data of the lower n / 3 bits and the middle n / 3 bits to the twenty-third input terminal. Receives the oldB data as 3-bit input data and selectively selects one of n-bit input data respectively inputted through the 22nd and 23rd input terminals by the third control signal provided to the 24th input terminal. Eighth data selecting means for outputting the data; And mask means for masking out the output data of the eighth data selecting means input to the twenty-fifth input terminal in accordance with the mask pattern data input to the twenty-fourth input terminal. Pixel configuration circuit of graphics system.
제1항에 있어서, 상기 제1 내지 제8데이타선택수단과 상기 마스크수단은 각각 멀티플렉서로 구성되는 것을 특징으로 하는 그래픽스시스템의 화소구성회로.The pixel configuration circuit according to claim 1, wherein said first to eighth data selection means and said mask means each comprise a multiplexer.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.