KR950009243B1 - 다중 시스템에서의 일에이치(1h) 지연회로 - Google Patents

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박남식
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배순훈
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals

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Abstract

내용 없음.

Description

다중 시스템에서의 일에이치(1H) 지연회로
제1도는 일반적인 1H 지연회로를 도시한 블록도.
제2도는 본 발명의 1H 지연회로를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
210 : LPF 220 : 영상신호 처리부
230 : PAL용 CCD부 240 : 시스템 절환부
250 : 발진회로
본 발명은 다중 시스템에서의 일에이치(1H) 지연회로에 관한 것으로, 보다 상세하게는 보다 간단하게 하드웨어를 구성시켜, 드롭 아웃(drop out)이나 라인 노이즈(line noise)를 제거하여 휘도신호를 보상하는 다중 시스템에서의 일에이치 지연회로에 관한 것이다.
일반적으로 NTSC 및 PAL 다중 수신 시스템에서 드롭 아웃이나 라인 노이즈를 제거하기 위해 PAL(phase alternation line)은 컬러 기준 주파수(fsc)(4.433619㎒)의 2체배인 주파수(2fsc)(8.867238㎒)를 클럭신호로하여 PAL용 CCD(charge coupled display)로 1H 지연시키며, 4.43㎒ NTSC(national television system committee)는 7.15909㎒를 클럭신호로 하여 NTSC용 CCD로 1H 지연시킨다.
제1도에는 일반적인 NTSC 및 PAL의 1H 지연회로가 도시된다. 도시된 바와 같이 일반적인 1H 지연회로(100)는 시스템 절환부(110), 영상신호 처리부(120), PAL용 CCD(charge coupled device)부(130), 저역통과 필터(LPF)(140) 및 (160), NTSC용 CCD부(150) 및 발진회로(170)들로 구성된다.
전술한 바와 같이 구성된 일반적인 1H 지연회로에서 시스템 절환부(110)는 외부로부터 NTSC 또는 PAL의 휘도신호 및 이에 대응하는 제어신호를 입력하여 영상신호 처리부(120) 및 LPF(140) 또는 (160)으로 각각 전달한다. 즉, NTSC 또는 PAL의 휘도신호는 영상신호 처리부(120)로 전달되고, 이 휘도신호가 PAL 신호인지 또는 NTSC 신호인지에 따라 PAL용 CCD부(130) 또는 NTSC용 CCD부(150)로 각기 전달된다. 또한 PAL 신호 또는 NTSC 신호에 따른 제어신호가 LPF(140) 또는 (160)으로 전달되어 전술한 결핍된 휘도신호를 이에 대해 완전히 1H 지연하고 전술한 영상신호 처리부(120)로 궤환되어 드롭 아웃이나 라인 노이즈로부터 보상된 신호를 출력하여 외부의 믹서(mixer)부로 전달한다.
그러나 전술한 바와 같은 일반적인 1H 지연회로는, 전하량 이동에 의한 고속의 지연소자로서 PAL 및 NTSC용 CCD가 2개 구비됨으로 인해 이에 따른 주변 소자들이 필수적으로 수반되어야 하므로 하드웨어가 비교적 복잡하고 가격이 비싸다는 문제점이 있다.
따라서 본 발명은 드롭 아웃이나 라인 노이즈를 제거하기 위한 이상수단으로서, 보다 간단한 하드웨어로 구현한 다중 시스템에서의 일에이치 지연회로를 제공하는데 그 목적이 있다.
본 발명에 따른 다중 시스템에서의 일에이치 지연회로는 드롭 아웃(drop out) 및 라인 노이즈(line noise)를 가지는 휘도신호를 보상하는 1H 지연회로에 있어서, 상기 드롭 아웃 및 라인 노이즈를 가지고 수신되는 다중 시스템의 NTSC 또는 PAL 방식의 신호를 절환하는 시스템절환부와, 상기 NTSC 신호가 수신되는 경우에 1H 지연시키기 위한 소정의 클럭신호를 발생하며, 1H 지연된 최종 휘도신호를 외부로 제공하는 영상신호 처리부와, 상기 PAL 신호가 수신되는 경우에 1H 지연시키기 위한 소정의 클럭신호를 발생하는 발진수단과, 상기 시스템 절환부에서 선택된 신호에 따라 상기 영상신호 처리부 및 발진회로에서 제공하는 NTSC 및 PAL의 클럭신호를 입력받아 소정시간 지연시키는 전하결합 디바이스부와, 상기 전하결합 디바이스부에서 지연된 신호를 기설정된 1H 지연크기만큼 지연시키는 저역통과 필터부(210)를 포함한다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 발명의 다중 시스템에서의 1H 지연회로의 바람직한 실시예를 도시한 블록도로서, 본 발명의 1H 지연회로(200)는 선행하는 일반적인 1H 지연회로(100)가 구비하는 시스템 절환부(240), 영상신호 처리부(220), PAL용 CCD부(230), 발진회로(250)및 LPF(210)들로 구성된다. 전술한 구성요소들은 선행하는 일반적인 1H 지연회로의 구성과 동작이 동일하므로 이에 대한 상세한 설명은 생략한다.
PAL의 1H 지연은 영상신호 처리부(220)에서 자체부 반송파 주파수 4.433619㎒를 2체배된 2fsc(8.867238㎒)가 출력되고, 시스템 절환부(240)를 통과해 PAL용 CCD부(230)의 클럭신호로 입력된다. 그런다음, PAL용 CCD부(230)에서 출력되는 신호는 PLF(210) 자체의 지연시간과 가산하여 1H 지연되어져 영상신호 처리부(220)로 입력된다. PAL 방식에서 1H 지연시간은 PAL용 CCD부(230)에서의 비트수가 566.5(소자내 지연시간 포함)이고, 클럭주파수가 전술한 2fsc(2×4.433619㎒)이므로 전송시간(TD)은 다음과같다.
(1)
이므로 TD=63.886㎲가 얻어진다. 또한 전술한 LPF(210)의 지연시간(1l3㎱을 포함하면, PAL의 전체 지연시간은 64㎲(63.886㎲+113㎱)이다.
또한, 4.43 NTSC의 1H 지연은 8.9293㎒(X212)로 구성되는 발진회로(250)와 시스템 절환부(240)를 통해 PAL용 CCD부(230)에 클럭으로 입력된다. PAL용 CCD부(230)에서 출력되는 신호는 LPF(210)내의 지연시간과 가산하여 1H 지연되어 영상신호 처리부(220)로 전달된다.
한편, NTSC 방식인 경우의 1H 지연시간은 63.556㎲이므로, 본 발명의 실시예에서는 도시된 바와 같이 1H 지연용 CCD부를 PAL용 한개로 구현하며, 전술한 NTSC의 1H 지연시간을 이용하여 요구되는 클럭 주파수(X)를 산출하면 다음과 같다.
(2)
즉, 8.9293㎒ 클럭 주파수(X212)를 이용하면 PAL용 CCD부(230) 하나만으로 4.43㎒ NTSC의 1H 지연이 가능하므로, PAL 및 4.43㎒ NTSC의 다중 시스템에서의 1H 지연회로로서 적합하다.
전술한 바와 같이 본 발명에 따른 PAL 및 4.43㎒ NTSC의 다중 시스템에서의 1H 지연회로에 의하면, 선행하는 일반적인 1H 지연회로에서 4.43㎒ NTSC용 1H 지연을 위해 클럭 주파수로서 8.9293㎒로 대체하면 PAL 및 4.43㎒ NTSC의 1H 지연회로를 PAL용 CCD부 및 LPF 하나로도 간단하게 구현할 수 있는 커다란 이점이 있다.

Claims (2)

  1. 드롭 아웃(drop out) 및 라인 노이즈(line noise)를 가지는 휘도신호를 보상하는 1H 지연회로에 있어서, 상기 드롭 아웃 및 라인 노이즈를 가지고 수선되는 다중 시스템의 4.43㎒ NTSC 또는 PAL 방식의 신호를 절환하는 시스템 절환수단(240)과; 상기 NTSC 신호가 수신되는 경우에 1H 지연시키기 위한 소정의 클럭신호를 발생하며, 1H 지연된 최종 휘도신호를 외부로 제공하는 영상신호 처리수단(220)과; 상기 4.43㎒ NTSC 신호가 수신되는 경우에 1H 지연시키기 위한 소정의 클럭신호를 발생하는 발진수단(250)과; 상기 시스템 절환부(240)에서 선택된 신호에 따라 상기 영상신호 처리부(220) 및 발진회로(250)에서 제공하는 4.43㎒ NTSC 및 PAL의 클럭신호를 입력받아 소정시간 지연시키는 전하결합 디바이스부(230)와; 상기 전하결합 디바이스부(230)에서 지연된 신호를 기설정된 1H 지연크기만큼 지연시키는 저역통과 필터부(210)를 포함하는 다중 시스템에서의 일에이치 지연회로.
  2. 제1항에 있어서, 상기 발진수단(250)은 상기 전하결합 디바이스(230)가 상기 4.43㎒ NTSC 및 PAL 공용으로 소정시간 지연시키기 위해 클럭 주파수로서 발진소자(X212)를 8.9293㎒로 선택함을 특징으로 하는 다중 시스템에서의 일에이 1H 지연회로.
KR1019930018677A 1993-09-16 1993-09-16 다중 시스템에서의 일에이치(1h) 지연회로 KR950009243B1 (ko)

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