KR950008958Y1

KR950008958Y1 - 채널타임 슬롯 할당용 타이밍 신호 출력신호

Info

Publication number: KR950008958Y1
Application number: KR92022882U
Authority: KR
Inventors: 주남영
Original assignee: 박성규; 대우통신 주식회사
Priority date: 1992-11-20
Filing date: 1992-11-20
Publication date: 1995-10-18
Also published as: KR940013852U

Abstract

내용 없음.

Description

채널타임 슬롯 할당용 타이밍 신호 출력신호

제1도는 본 고안의 1실시예에 따른 채널 타임슬롯 할당용 타이밍신호 출력회로의 개략적인 구성을 나타낸 블럭구성도.

제2도는 제1도에 도시된 채널 타임슬롯 출력부(30)의 내부 구성을 구체적으로 나타낸 기능블럭도.

제3도는 제2도에 도시된 타임슬롯공급부(10)의 내부 구성을 구체적으로 나타낸 기능블럭도.

제4도는 제3도에 도시된 장치의 동작을 설명하기 위한 흐름도.

제5도는 어드레스 데이터(A0∼A5)에 의해 억세싱되는 커넥션메모리(60)의 데이터 설정영역을 설명하기 위한 도면.

제6도는 제2도에 도시된 체널 타임슬롯출력부(30)의 내부 구성을 구체적으로 나타낸 기능블럭도.

제7도는 종래 사용되던 채널 타임슬롯 할당용 타이밍신호 출력회로의 내부 구성을 개략적으로 나타낸 블럭구성도.

* 도면의 주요부분에 대한 부호의 설명

10 : 타임슬롯 공급부 20 : 클럭 동기회로

30 : 채널 타임슬롯 출력부 31 : 비교기

32 : 인식신호 공급부 33 : 플립 플롭(FF)

40 : 인터페이스단 50 : 제어 레지스터

60 : 커넥션 메모리 70 : 플레임설정 카운터

80 : 멀티플렉서(MUX) 90 : 직렬변환기

100 : 8비트 쉬프트 레지스터(8-bit shift resister)

101 : 연산 로직 게이트(logic gate)단

본 고안은 반송단국에 사용되는 단국장치에 관한 것으로서, 특히 해당되는 타임슬롯으로 데이터를 정확하게 송신 및 수신할 수 있도록 해당 채널에 정확한 타이밍 정보를 전송토록 하는 채널 타임슬롯 할당용 타이밍 신호 출력회로에 관한 것이다.

일반적으로 단국장치는 전송장치 가운데 가장 끝단에 위치하고 있으며, 이는 교환기로부터의 신호 또는 일반 가입자로부터의 신호를 받아 전달하거나 더 높은 군(群)의 다중화 장치에 연결하여 사용되는 장치인 바, 그 내부에는 송신자측으로부터 발송된 데이타가 상대편 수신자측 해당 채널을 정확히 배정받아 전송될 수 있도록 하기 위한 채널 타임슬롯 할당용 타이밍신호 출력회로가 구성되게 된다.

제7도는 종래 사용되던 채널 타임슬롯 할당용 타이밍신호 출력회로의 내부구성을 개략적으로 나타낸 블럭구성도로, 동 도면에 도시된 바와 같이 종래의 타이밍신호 출력회로는 해당 채널 타이밍 정보를 전송하는 데 있어서 많은 신호선(CH1∼CH30)들이 필요하였고, 또한 수십개의 논리 게이트로 구성된 연산 로직게이트(101)를 사용하였기 때문에 이 회로가 PCB기판상에 차지하는 면적이 클뿐만 아니라, 타임슬롯에 해당되는 채널 타이밍 정보를 선택하기 위한 전용칩을 사용해야만 하는 등의 문제점이 있었다.

이에 본 고안은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 채널 타임슬롯 할당에 소요되는 연산 로직 게이트회로를 간략하게 정리하여 구성하고, 이에 따른 입출력신호선의 수를 줄임으로써, 종래 전용칩을 사용하여 구현하였을 때보다 그 부피는 작아진 반면, 보다 정확한 타이밍신호를 출력할 수 있도록 된 채널 타임슬롯 할당용 타이밍신호 출력회로를 제공함에 그 목적이 있다.

상기 목적을 실현하기 위한 본 고안에 따른 채널 타임슬롯 할당용 타이밍신호 출력회로는 소정 주파수의 클릭신호아 마이크로 프로세서로부터의 제어신호에 따라 타임슬롯 공급원신호를 출력하는 타임슬롯 공급부와, 이 타임슬롯 공급부로부터 출력되는 타임슬롯 공급원신호로부터 코드가 일치하는 해당 채널을 갈무리 해내는 클럭동기회로를 갖춘 타이밍신호 출력시스템에 있어서; 하이(high)및 로우(low)레벨의 전압치로서 소정치의 정전압 및 접지전위(GND)를 공급하는 인식신호 공급부와, 상기 타인슬롯 공급부로부터 출력되는 타임슬롯 공급원신호와 상기 클럭동기회로로부터 출력되는 클럭신호 및 상기 인식신호 공급부로부터 출력되는 두 레벨신호(정전압 5V와 GND)를 인가받아 이 가운데 클럭동기회로로부터 출력되는 클럭펄스를 근거로 상기 타임슬롯 공급부로부터 출력되는 타임슬롯 공급원신호 가운데 코드가 일치되는 신호만을 갈무리(capture)하여 수신자측 해당 채널로 정확한 타이밍신호를 출력하는 비교기, 및 이 비교기의 출력신호를 D-입력으로 받아 이 타이밍신호를 메인 클럭으로 동기화시켜 출력함으로써 다수개 게이트 출력에 의해 최종 타이밍신호 출력파형에 글릿지(HLITCH)가 나타나는 현상을 예방하기 위한 D-플립플롭을 포함하여 구성된 것을 특징으로 한다.

이어, 첨부된 도면을 참조하여 본 고안에 따른 실시예를 설명한다.

제1도는 본 고안의 1실시예에 따른 채널 타임슬롯 할당용 타이밍신호 출력회로의 개략적인 구성을 나타낸 블럭구성도로, 그 내부의 구체적인 구성은 제2도에 도시된 바와 같다.

제2도에서 참조번호 10은 소정 주파수의 클럭신호와 마이크로 프로세서(도시되지 않음)로부터의 제어신호에 따라 6라인의 타임슬롯 공급원신호를 출력하는 타임슬롯 공급부로서, 이 타임슬롯 공급부(10)는 제3도에 도시된 바와 같이, 마이크로 프로세서(도시되지 않음)로부터 인가되는 어드레스신호(A0∼A5)에 채널데이터(D0∼D7)등의 신호를 인터페이스하는 인터페이스단(40)과, 이 인터페이스단(40)을 통해 인가되는 어드레스신호(A0∼A5)에 따라 이후에 설명할 제어 레지스터(50)의 동작에 필요한 데이터를 제공하는 커넥션 메모리(CONNECTION MEMORY),이 커넥션 메모리(60)에 저장되어 있는 데이터를 근거로 채널(CH0∼CH31)을 배정하여 상기 인터페이스단(40)을 통해 인가된 채널 데이터(D0∼D7)를 해당 채널로 순차적으로 출력하는 제어 레지스터(50), 및 대국(對國) 또는 내부 발진회로(도시되지 않음)로부터 인가되는 2MHz의 메인 클럭과 8KHz의 동기클럭원을 근거로 플레임 설정을 위한 소정 계수치를 출력하는 플레임 설정 카운터(70)와, 이 플레임 설정 카운터(70)로부터 출력되는 소정 계수치를 근거로 상기 제어 레지스터(50)에 의해 독출되어 순차적으로 출력되는 채널 데이터를 다중화하여 출력하는 멀티플렉서(MUX)(80), 그리고 이 멀티플렉서(80)로부터 출력되는 병렬 데이터(PARALLEL DATE)를 직렬 데이터(SERIAL DATA)로 변환하여 출력하는 직렬변환기(90)로 구성되어 있다.

또한, 참조번호 20은 대국(對局) 또는 시스템 내부에 구비된 발진회로(도시되지 않음)로부터 256KHz의 클럭 신호를 인가받아 8KHz마다 8바이트(byte) 구간의 펄스 폭만큼 하이레벨 구간을 갖는 4라인(line)의 클럭펄스를 출력하는 클럭동기 회로이고, 참조번호 30은 이 클럭동기회로(20)로부터 출력되는 4라인의 클럭펄스를 근거로 상기 타임슬롯공급부(10)로부터 출력되는 타임슬롯 공급원신호 가운데 코드가 일치되는 신호만을 갈무리(capture)하여 수신자측 해당 채널로 정확한 타이밍신호를 출력하는 채널 타임슬롯 출력부로서, 이 채널 타임 슬롯 출력부(30)는 다수개의 논리게이트로 구성된 비교기(31)와, 이 비교기(31)에 하이(high) 및 로우(low)레벨의 전압치로서 정전압 5V및 접지전위를 공급하는 인식신호 공급부(32), 그리고 상기 비교기(31)의 출력신호를 D-입력으로 받아 이 타이밍신호를 메인 클럭인 2MHz의 클럭신호로 동기화시켜 출력함으로써 다수개 게이트 출력에 의해 최종 타이밍신호 출력파형에 글릿지(GLITCH)가 나타나는 현상을 예방하기 위한 D-플립플롭(D-FF)으로 구성된 것이다.

이하, 상기한 구성으로 된 시스템의 동작을 설명한다.

상기 타임슬롯공급부(10)는 마이크로 프로세서(도시되지 않음)로부터의 소정 제어신호를 근거로 대국(對局) 또는 시스템 내부에 구비된 발진회로(도시되지 않음)로부터 인가받은 2MHz의 메인클럭과 시스템 내부 클럭인 8KHz의 동기클럭으로부터 6라인의 타임슬롯 공급원신호를 출력하게 되는 바, 이를 제3도에 도시된 내부구성도와 제4도의 흐름도를 참조하여 설명하면 다음과 같다.

먼저, 타임슬롯 공급부(10)는 플레임설정카운터(70)의 클럭 입력단을 통해 대국(對局) 또는 시스템 내부에 구비된 발진회로(도시되지 않음)로부터 2MHz의 메인클럭과 시스템 내부 클럭인 8KHz의 동기클럭을 인가받게 되고(ST 1), 이어 인터페이스단(40)을 통해 어드레스 데이터(A0∼5A)를 인가받게 되는 바(ST 2), 상기 제어레지스터(50)는 제5도에 도시된 도표에 나타낸 바와 같이, 이 어드레스 데이터(A0∼5A)를 근거로 하여 상기 커넥션 메모리(60)에 영역별로 저장되어 있는 제어 데어터를 억세싱하게 된다.

즉, 어드레스 데이터 코드 가운데 A5의 데이터가 '0'(ZERO)이면 제어레지스터(50)의 동작모드(MODE)는 나머지 데이터 코드에 관계없이 메세지(데이터)모드로 설정하게 되며(ST 3), 이와 동시에 데이터 버스(D0∼D7)를 통해 채널데이터가 인가(ST 4)되게 되는 바, 채널데이터 입력이 완료되게 되면 상기 어드레스 코드 A5의 데이터 값이 1로 바뀌면서 제어레지스터(50)의 동작모드가 스위치모드로 변경설정(ST5)되게 됨으로써, 출력포트(SIG 0∼SIG 5)로부터는 채널데이터가 상기 제어레지스터(50)의 제어에 의해 상기 멀티플렉서(80)와 직렬변환기(90)를 거쳐 해당 채널(CH 1∼CH31)로 순차적으로 출력(ST 6)되게 된다.

한편, 상기한 과정을 통해 얻어진 6라인의 채널데이터(SIG 0∼SIG 5)는 후단에 접속된 채널 타임슬롯 출력부(30)로 공급되는 타임슬롯공급원 신호로서 사용되게 되는 바, 제6도에 도시된 바와 같이, 상기 채널 타임슬룻 출력부(30)내에 설치된 비교기(31)는 이 타임슬롯 공급원신호(SIG 0∼SIG 5)와 상기 클럭동기 회로(20)로 부터 출력되는 4라인의 클럭신호 및 상기 인식신호공급부(32)로부터 출력되는 두 레벨신호(정전압 5V와 GND)를 인가받아 이 가운데 클럭동기회로(20)로부터 출력되는 4라인의 클럭펄스를 근거로 상기 타임슬롯공급부(10)로부터 출력되는 타임슬롯 공급원신호 가운데 코드가 일치되는 신호만을 갈무리(capture)하여 수신자측 해당 채널로 정확한 타이밍신호를 출력하게 되며, 후단에 설치된 D-플립플롭(33)은 이 비교기(31)로부터 출력되는 타이밍신호를 인가받아 이 신호를 2MHz의 메인클럭으로 동기화 시켜 출력함으로써, 상기 타이밍신호를 생성하는 과정에서 다수개의 게이트를 거쳐 출력되는 신호를 통합하게 됨에 따른 출력 파형의 흔들림 즉, 글릿지(GLITCH)를 없애기 위한 것이다.

결과적으로, 상기 실시예에 의하면 시스템 내부의 구성은 간략화 된 반면, 글릿지가 나타나지 않는 보다 정확한 타이밍신호를 얻을 수 있게 된다.

또한, 본 고안은 상기 실시예에 한정되지 않으며, 본 고안의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형실시할 수 있는 바, 상술된 실시예에서, 상기 채널 타임슬롯 출력부(30)는 그 입력신호선의 수가 종래 8라인에서 6라인으로 줄어들게 됨과 동시에 내부의 논리회로가 간단해진 만틈, 종래와 같이 전용 칩(chip)을 사용하지 않고 필요한 논리게이트들로만 이루어진 PAL(Programable Array Logic) 칩(chip) 형태로 제작하여 구성할 수도 있다.

이상 설명한 바와 같이, 종래에는 각 채널에 대한 채널데이터를 30여개의 채널 입력신호선(CH 1∼CH 30)을 통해 일일이 인가받아 처리하도록 되어 있어서, 시스템 입출력단의 신호선이 복잡하게 얽히게 되는 문제점이 있었음은 물론 이들 다수의 신호를 처리해야 하므로 시스템을 구성하는 각 유니트의 부피가 커지게 됨으로써, 시스템의 소형화가 어려웠던 문제점이 있었는 바, 상기한 구성으로 된 본 고안에 의하면 채널 타임슬롯 할당에 소요되는 연산 로직 게이트회로를 간략하게 정리하여 구성하고, 이에 따른 입출력신호선의 수를 간략화 함으로써, 종래 전용 칩을 사용하여 구현하였을 때보다 그 부피는 작아진 반면, 글릿지(GLITCH) 없는 보다 정확한 타이밍신호를 출력할 수 있도록 된 채널 타임슬롯 할당용 타이밍신호 출력회로를 실현할 수 있게 된다.

Claims

소정 주파수의 클럭신호와 마이크로 프로세서로부터의 제어신호에 따라 타임슬롯 공급원신호를 출력하는 타임슬롯 공급부와, 이 타임슬롯 공급부로부터 출력되는 타임슬롯 공급원신호부터 코드가 일치하는 해당 채널을 갈무리 해내는 클럭동기회로를 갖춘 타이밍 신호 출력시스템에 있어서; 하이(high) 및 로우(low)레벨의 전압치로서 소정치의 정전압 및 접지전워(GND)를 공급하는 인식신호 공급부와, 상기 타임슬롯 공급부로부터 출력되는 타임슬롯 공급원신호와 상기 클럭동기회로로부터 출력되는 클럭신호 및 상기 인식신호공급부로부터 출력되는 두 레벨신호(정전압 5V와 GND)를 인가받아 이 가운데 클럭동기회로로부터 출력되는 클럭펄스를 근거로 상기 타임슬롯공급부로부터 출력되는 타임슬롯 공급원신호 가운데 코드가 일치되는 신호만을 갈무리(capture)하여 수신자측 해당 채널로 정확한 타이밍신호를 출력하는 비교기, 및 이 비교기의 출력신호를 D-입력으로 받아 이 타이밍신호를 메인 클럭으로 동기화시켜 출력함으로써 다수개 게이트 출력에 의해 최종 타이밍신호 출력파형에 글릿지(GLITCH)가 나타나는 현상을 예방하기 위한 D-플립플롭을 포함하여 구성된 것을 특징으로 하는 채널 타임슬롯 할당용 타이밍 신호 출력회로.