KR950008451B1 - 저 전류소비가 이루어지도록 하는 비트라인 프리차아지 회로 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 기술에 의한 비트라인 프리차아지회로의 일 실시예
제2도는 종래 기술에 의한 비트라인 프리차아지회로의 다른 실시예
제3도는 본 발명에 의한 비트라인 프리차아지회로의 일 실시예
제4도는 본 발명에 의한 비트라인 프리차아지회로의 다른 실시예
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전류소비를 절감시키기 위한 비트라인 프리차아지 회로에 관한 것이다.
반도체 메모리 장치가 고집적화됨에 따라 칩의 고속동작을 요구하는 것과 더불어, 점차 낮은 전류소비를 요구하게 된다. 이는 반도체 메모리 장치가 고집적화될수록 동작시 전류 소모는 더욱 더 커지므로서 더욱 중요한 문제로 대두된다. 특히 비트라인의 경우에는 데이타의 독출 또는 서입동작으로 인해서 전류소비가 빈번하게 일어나게 된다. 상기 비트라인은 소정의 레벨로 프리차아지(precharge)하게 되는데, 이를 위해서는 비트라인 프리차아지회로가 필요하게 된다.
종래에 제시된 비트라인 프리차아지회로의 일 실시예를 제1도에 도시하였다. 상기 제1도회로는 이 분야에 잘 알려져 있는 구성으로서, 전원전압단(VCC)과 비트라인 BL, /BL사이에 채널의 양단에 각각 접속되고 상기 전원전압단(VCC)에 제어단자가 각각 접속된 트랜지스터(1)(2)가 프리차아지 트랜지스터가 된다. 그리고 소정의 컬럼 디코딩신호(column decoding signal)의 제어를 받아서 상기 비트라인 BL, /BL의 전압레벨을 소정의 데이타 독출시에 출력시키는 트랜지스터(3)(4)는 전송용트랜지스터가 된다. 상기 제1도의 구성은 메모리 어레이내의 임의의 한 블럭을 도시한 것으로서, 도시되지는 않았지만, 메모리 셀(이는 공지된 스데틱 램(static RAM)의 구성으로 그 상세회로도는 (MC11)만 나타내고 그외는 블럭으로 나타내었다.)은 상기 제1도의 컬럼(column)방향으로 복수개가 존재하게 되며, 또한 상기 제1도의 로우(row)방향으로도 복수개가 존재하게 된다. 상기 제1도회로의 구성에 따른 동작특성은 다음과 같다. 상기 프리차아지트랜지스터(1)(2)에 의해서 비트라인 BL, /BL은 메모리 쎌(MC11)(MC1n)의 독출 동작일때에는 항상 VCC-VTN레벨로 프리차아지된다. 예를 들어서 메모리 쎌(MC11)이 선택되어질때, 워드라인 WL1이 인에이블되어 "하이(high)"레벨로 되어 메모리 쎌(11)의 패스(pass) 트랜지스터(T1, T2)를 "턴온(turn-on)"시킨다. 그리고 컬럼디코딩신호/Y1로 "로우(low)"레벨로 인에이블되므로서 상기 메모리 쎌(MC11)내의 데이타를 출력시킨다.
이때 상기 워드라인 WL1의 제어를 받는(즉, 상기 메모리 쎌(MC11)과 같은 로우방향으로 있는)다른 메모리 쎌(…)(MC1n)의 데이타를 출력하지 못하게 된다. 그러나 이때에 메모리 쎌(…)(MC1n)에서는 컬럼디코딩신호(…)(/Yn)가 "하이"레벨로 디세이블되어 메모리 쎌(…)(MC1n)의 데이타를 출력하지 못하게 된다. 그러나 이때에 메모리 쎌(…)(MC1n)중에서 "로우"레벨의 데이타를 저장하고 있는 노드(즉, 메모리 쎌(MC11)의 노드 A, B와 같은 노드가 다른 메모리 쎌(…)(MC1n)에도 존재하게 된다.)로 불필요한 전류가 흐르게 되어 전류소모가 발생된다. 즉 예를들어서 상기 메모리 쎌 MC1n내에서 비트라인/BL에 연결되는 노드가 "로우"레벨일때 프리차아지 트랜지스터(6)의 채널을 통해서 전원전압단(VCC)으로부터 (상기 워드라인 WL1이 인에이블되는 동안)전류가 흐르게 된다. 이는 임의의 메모리 쎌의 데이타 독출동작시마다 발생되며, 특히 낮은 동작전류 소비를 요하고 하나의 워드라인에 연결되는 메모리 쎌의 수가 상당히 많은 초고집적 메모리 소자의 경우일수록 더욱 심각한 문제로 대두된다.
종래 기술에 의한 비트라인 프리차아지회로의 다른 실시예를 제2도에 도시하였다. 상기 제2회로는 신꼬아아자끼(shingo aizaki)등에 의해서 "1990 IEEE International Solid-State Circuits Conference"에 "A 15ns 4Mb CMOS SRAM"이라는 논문제목으로서 발표된 것으로 하기하는 설명이외의 상세내용은 상기의 논문을 참조하기 바란다. 상기 제2도회로의 구성상 특징은 상기 제1도와 달리 컬럼디코딩신호가 프리차아지 트랜지스터와 전송트랜지스터를 공통으로 제어하게 된다. 즉, 상기 제2도회로는 컬럼 디코딩신호에 의해서 비트라인 BL, /BL의 프리차아지가 이루어지므로 동작속도와 고집적화에 있어서 상기 제1도회로보다 크게 유리하게 된다. 상기 제2도회로의 동작특성은 다음과 같다. 예를 들어서 메모리 쎌 MC11'의 경우를 설명한다. 컬럼 디코딩신호/Y1가 "로우"로 인해 이블되어 상기 메모리 쎌(MC1')의 컬럼이 선택되어 질때 프리차아지 트랜지스터(21)(22)는 "턴오프(turn-off)"되며, 상기 메모리 쎌(MC11')의 컬럼이 선택되지 않을 시에는 상기 컬럼 디코딩신호/Y1가 "하이"로 되고 인버터(27)의 출력 Y1이 "로우"로 되어 상기 프리차아지 트랜지스터(21)(22)는 항상 상기 비트라인 BL, /BL을 "하이"레벨로 프리차아지시킨다. 이때에 상기 메모리 쎌(MC11')의 로우방향으로 있어서 워드라인은 선택되지만 컬럼이 선택되지 않는 다른 메모리 쎌(…)(MC1n')에서는 컬럼 디코딩신호(…)(/Yn)가 "하이"레벨로 디세이블되어 메모리 쎌(…)(MC1n')의 데이타를 출력하지 못하게 된다. 그래서 이때에도 상기 제1도에서 발생된 것과 같이 메모리 쎌(…)(MC1m)중에서 "로우"레벨의 데이타를 저장하고 있는 노드로 불필요한 전류가(각각 연결되는 프리차아지 트랜지스터의 채널을 통해서)흐르게 되어 불필요한 전류소모가 발생된다. 이또한 임의의 메모리 쎌의 데이타 독출동작시마다 발생되며, 특히 낮은 전류 소비를 요하는 초고집적 메모리 소자의 경우에 심각한 문제로 대두되는 것을 근본적으로 해결하지 못하게 된다.
따라서, 본 발명의 목족은 소정의 메모리 쎌의 독출동작시에 저 전류소비가 이루어지도록 하는 비트라인프리차아지회로를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은 다수개의 메모리 어레이 블럭을 가지고, 상기 다수개의 메모리 어레이블럭내에 임의의 블럭의 하나의 워드라인에는 공통으로 연결되는 다수개의 메모리 쎌이 존재하고, 상기 다수개의 메모리 어레이블럭내의 임의의 블럭을 한쌍의 비트라인에도 공통으로 연결되는 다수개의 메모리 쎌이 존재하며, 상기 비트라인을 임의의 전압레벨로 각각 프리차아지하는 프리차아지회로를 비트라인 각각마다 가지는 반도체 메모리 장치에 있어서, 상기 프리아차지회로가 소정의 컨트롤신호에 의해 동작되는 제어수단을 구비하여 상기 하나의 워드라인이 인에볼될시에 상기 워드라인에 연결되고 동시에 컬럼이 선택되지 않은 부분의 비트라인에 접속된 프리차아지회로는 디세이블되어 전류소모를 최대한 억제시키는 비트라인 프리차아지회로임을 특징으로 한다. 상기에서 컨트롤신호는 블럭선택신호와 컬럼 디코딩신호임을 특징으로 한다.
또한 상기 본 발명의 목적을 달성하기 위하여 본 발명은 다수개의 메모리 어레이블럭을 가지고, 상기 다수개의 메모리 어레이블럭내에 임의의 블럭의 하나의 워드라인에는 공통으로 연결되는 다수개의 메모리 쎌이 존재하고, 상기 다수개의 메모리 어레이블럭내의 임의의 블럭의 한쌍의 비트라인에도 공통으로 연결되는 다수개의 메모리 쎌이 존재하며 상기 비트라인을 임의의 전압레벨로 각각 프리차아지하는 프리차아지회로를 비트라인 각각마다 가지는 반도체 메모리 장치에 있어서, 상기 다수개의 프리차아지회로에서 소정갯수의 프리차아지회로가 소정의 컨트롤신호에 의해 동작되는 제어수단을 공통으로씩 구비하여 상기 하나의 워드라인이 인에이블될시에 임의의 선택된 상기 제어수단에 연결되지 않는 부분의 비트라인에 접속된 프리차아지회로는 디세이블되어 전류소모를 최대한 억제시키는 비트라인 프리차아지회로임을 특징으로 한다. 상기에서 컨트롤신흐는 블럭선택신호와 컬럼어드레스 프리디코딩신호임을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 본 발명에 의한 비트라인프리차아지회로의 일 실시예를 제3도에 도시하였다. 그리고 본 발명에 의한 비트라인 프리차아지회로의 다른 실시예를 제4도에 도시하였다.
본 발명에 의한 비트라인 프리차아지회로의 일 실시예인 제3도의 구성상 특징을 설명한다. 상기 제3도의 구성은 메모리 어레이내의 임의의 한 블럭을 도시한 것으로서, 도시되지는 않았지만, 메모리 셀은 상기 제3도의 컬럼방향으로 복수개가 존재하게 되며, 또한 상기 제3도의 로우방향으로도 복수개가 존재하게 된다. 상기 제3도의 구성에서 점선블럭(40)으로 도시된 것이 본 발명에 의한 제어부로서, 상기 제어부(40)를 구성하고 있는 낸드게이트(40A)에는 블럭선택신호(BSi)와 컬럼 어드레스 디코딩신호(/Y1,…,/Yn)가 입력된다. 그리고 이외의 각 구성소자는 공지되어 있는 구성으로서 설명을 생략한다. 상기의 구성에 따른 본 발명에 의한 비트라인 프리차아지회로의 동작특성은 다음과 같다. (i) 먼저 소정의 메모리 쎌이 포함되는 어레이 자체가 선택되지 않을 경우를 설명한다. 이때에는 블럭선택신호 BSi가 "로우"레벨로 되기 때문에 각 비트라인인 프리차아지트랜지스터(41, 42)(…)(41n, 42n)의 제어부인 각 낸드게이트(40-A)(…)(40n-n)의 출력신호가 "하이"레벨로 되어 상기 각 비트라인 프리차아지 트랜지스터(41, 42)(…)(41n, 42n)가 모두 "턴온"된다.
그래서 각 비트라인 BL, /BL은 "하이"레벨로 프리차아지된다. 이때 워드라인은 디세이블되기 때문에 메모리 쎌로의 전류소모는 없게 된다. (ii) 워드라인(WL1)과 컬럼(/Y1)이 동시에 선택된 경우를 설명한다. 이때에는 블럭선택신호 BSi가 "하이"레벨로 되고, 컬럼 디코딩신호 /Y1가 "로우"레벨로 되기 때문에 비트라인 프리차아지 트랜지스터(41, 42)의 제어부인 낸드게이트(40-A)의 출력신호가 "하이"레벨로 되어 상기 비트라인 프리차아지 트랜지스터(41, 42)가 "턴온"된다, 그래서 비트라인 BL, /BL은 "하이"레벨로 유지된다. 그리고 워드라인 WL1이 "하이"레벨로 인에이블되기 때문에 메모리 쎌(MC51)의 데이타가 전송트랜지스터(43, 44)채널을 통해서 출력된다. 이때 상기 메모리 쎌(MC51)로 흐르는 전류는 있지만 그 양은 아주 적어서 무시할 수 있다. (iii) 워드라인(WL1)이 선택되고 컬럼(/Yn)이 선택되지 않은 경우를 설명한다. 이때에는 블럭선택신호 BSi가 "하이"레벨로 되고, 컬럼 디코딩신호 /Yn이 "하이"레벨로 되기 때문에 비트라인 프리차아지트랜지스터(41n, 42n)의 제어부인 낸드게이트(40n-1)의 출력신호가 "로우"레벨로 되어 상기 비트라인 프리차아지 트랜지스터(41n, 42n)가 "턴오프"되다. 그리고 워드라인 WL1 "하이"레벨로 인에이블되지만 전송트랜지스터(43n, 44n)가 "턴오프"되기 때문에 비트리인 BL/BL은 메모리 쎌(MC5n)의 데이타에 의해 약간 벌어져 있는 상태가 된다. 이때 상기 메모리 쎌(MC5n)로의 전류소모는 있지만 그 양은 극히 적어도 무시할 수 있다. 상술한 바와 같이 본 발명에 의한 상기 제3도의 비트라인 프리차아지회로는 상기 제1도 또는 제2도와 같은 종래회로와 달리, 임의의 워드라인에 공통으로 연결되면서 컬럼이 선택되지 않는 비트라인의 경우에는 상기 비트라인에 구비되는 비트라인 프리차이지 트랜지스터가 "턴오프"되기 때문에 상기 임의의 워드라인이 인에이블되어도 이로부터 발생되는 전류소비는 거의 없게 된다.
본 발명에 의한 비트라인 프리차아지회로의 다른 실시예인 제4도의 구성상 특징을 설명한다. 상기 제4도의 구성은 메모리 어레이내의 임의의 한 블럭을 도시한 것으로서, 도시되지는 않았지만, 메모리 쎌은 상기 제4도의 컬럼방향으로 복수개가 존재하게 되며, 또한 상기 제4도의 로우방향으로도 복수개가 존재하게 된다. 상기 제4도회로의 구성상 특징은 임의의 하나의 워드라인에 연결된 n개의 메모리 쎌을 k개의 소그룹(subsection)으로 나누어서, 상기 소그룹내에 존재하는 복수개의 비트라인 프리차아지 트랜지스터를 하나의 제어수단으로서 공통으로 동작시키는 것이다. 그래서 워드라인이 선택되고 컬럼이 선택되지 않는 소그룹 각각에 있는 비트라인을 프리차아지 시키지 않음으로써 불필요한 전류소비를 방지하게 된다. 상기 제4도회로의 동작특성은 다음과 같다. 상기 제4도회로에서 /P1,…,/Pk신호는 같은 메모리 어레이블럭내의 컬럼을 k개로 나누기 위한 컬럼 어드레스의 프리디코딩(predecoding)신호이다. 예를 들어서 컬럼 디코딩신호 /Y1가 선택될 시에 이는 복수개의 소그룹중에서 소그룹 1에 해당하므로 상기 프리디코딩신호 /P1,…,/Pk중에서 /P1신호만 "로우"레벨로 인에이블된다. 그리고 블럭선택신호 BSi는 "하이"레벨이므로, 낸드게이트(60)의 출력신호만 "하이"레벨로 되고 그외의 낸드게이트(…)(60k)의 출력신호는 "로우"레벨로 된다. 그래서 비트라인 트랜지스터(61, 62)(…)(61i, 62i)는 "턴온"되어 각각 연결된 비트라인을 "하이"레벨로 프리차아지시키지만, 비트라인 트랜지스터(61j, 62j)(…)(61n, 62n)는 "턴오프"되어 각각 연결되는 비트라인들은 각각 메모리 쎌의 데이타에 의해 약간 벌어져 있는 상태가 된다. 이때상기 선택된 소그룹에 포함되지 않는 메모리 쎌에서 발생되는 전류소모는 거의 없게 된다. 그리고 상기 메모리 쎌(MC71)의 데이타만 전송트랜지스터(63)(64)를 통해서 출력된다. 상기 제4도회로에서 블럭선택이 이루어지지 않을 시에는 상기 블럭선택신호 BSi가 "로우"레벨로 되어 상기 제4도회로의 모든 비트라인인 "하이"레벨로 프리차아지됨은 쉽게 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 상기 제4도의 비트라인 프리차아지회로는 상기 제1도 또는 제2도와 같은 종래회로와 달리, 임의의 워드라인에 공통으로 연결되지만 소정의 선택된 소그룹에 속하지 않는 비트라인의 경우에는 상기 비트라인에 구비되는 비트라인 프리차아지 트랜지스터가 컬럼어드레스 프리디코딩신호에 의해서 "턴오프"되기 때문에 상기 임의의 워드라인이 인에이블되어서 이로부터 발생되는 전류소비는 거의 없게 된다. 본 발명에 의한 상기 제4도회로는 본 발명에 의한 상기 제3도회로에 비해서 전류소비는 상대적으로 많게 되지만, 설계 및 실시가 용이하게 된다. 그리고 예를 들어서 하나의 워드라인에 n개의 컬럼이 연결된 회로구성에 있어서, 상기 제1도회로와 같은 종래의 회로에서 쎌 어레이에서 소비되는 전류량을 예를들어 IBCELL이라 가정하면 본 발명에 의한 상기 제3도회로의 구성에서 소비되는 전류량은 1/n·IBCELL로 격감하게 되며, 본 발명에 의한 상기 제4도회로의 구성에서 소비되는 전류량은 1/k·IBCELL(n>k)로 감소하게 되어 전류소모가 최대한 억제된다.
본 발명에 의한 비트라인 프리차아지회로인 상기 제3도 및 제4도회로는 본 발명의 사상을 실현한 최적의 실시예로서, 각 제어부에 입력되는 신호들은 통상적인 칩내에 구비되는 신호들로서 이들을 각각 용이하게 연결될 수 있음을 이분야에 통상의 지식을 가진자는 쉽게 이해할 수 있는 사항이다. 그리고 본 발명에 적용된 프리차아지 트랜지스터와 전송트랜지스터는 로직(logic)을 고려하여 다른 트랜지스터로 실시할 수 있게 된다. 또한 상기 제4도회로의 각 소블럭내에 존재하는 비트라인 쌍(BL, /BL)의 갯수는 칩의 가용면적 및 제어신호를 포함한 각 신호의 전달속도의 고속성을 고려하여 적절하게 실시할 수 있음을 유의하여 야 할 것이다.
상술한 바와 같이, 본 발명에 의한 비트라인 프리차아지회로는 소정의 메모리 쎌에 연결된 워드라인이 인에이블되어도 상기 메모리 쎌의 컬럼선택이 이루어지지 않은 경우에 상기 메모리 쎌에 연결된 비트라인을 프리차아지하는 비트라인 프리차아지 트랜지스터를 디세이블시키므로서, 이로부터 전류소비를 최대한 억제하여 저 전류 소비를 요구하는 초고집적 반도체 메모리 장치에 더욱 효과가 크게 된다.
Claims (2)
- 다수개의 메모리 어레이블럭을 가지고, 상기 다수개의 메모리 어레이블럭내에 임의의 블럭의 하나의 워드라인에는 공통으로 연결되는 다수개의 메모리 쎌이 존재하고, 상기 다수개의 메모리 어레이블럭내에 임의의 블럭의 한 쌍의 비트라인에도 공통으로 연결되는 다수개의 메모리 쎌이 존재하며, 상기 비트라인을 임의의 전압레벨로 각각 프리차아지하는 프리차아지회로를 비트라인 각각마다 가지는 반도체 메모리 장치에 있어서, 블럭선택신호 및 컬러 디코딩신호가 입력단에 접속되고 상기 프리차아지회로의 제어전극이 출력단에 접속되는 낸드게이트로 구성되며, 상기 블럭선택신호와 컬럼 디코딩신호의 부논리곱한 출력신호로 상기 프리차아지회로를 제어하는 제어수단(40)(…)(40n)을 구비하여 상기 하나의 워드라인이 인에이블될시에 상기 워드라인에 연결되며 컬럼이 선택된 비트라인에 접속된 프리차이지 회로는 인에이블 되고, 반대로 컬럼이 선택되지 않은 부분의 비트라인에 접속된 프리차아지회로는 디세이블되어 전류소모를 최대한 억제시킴을 특징으로 하는 비트라인 프리차아지회로.
- 다수개의 메모리 어레이블럭을 가지고, 상기 다수개의 메모리 어레이블럭내에 임의의 블럭의 하나의 워드라인에는 공통으로 연결되는 다수개의 메모리 쎌이 존재하고, 상기 다수개의 메모리 어레이블럭내에 임의의 블럭의 한쌍의 비트라인에도 공통으로 연결되는 다수개의 메모리 쎌이 존재하며, 상기 비트라인을 임의의 전압레벨로 각각 프리차아지하는 프리차아지회로를 비트라인 각각마다 가지는 반도체 메모리 장치에 있어서, 상기 다수개의 프리차아지회로를 복수개로 이루어지는 소그룹으로 분할하고 불럭선택신호와 컬럼어드레스 프리딩코딩신호가 입력단에 접속되고 상기 프리차아지회로의 제어전극이 출력단에 접속되는 낸드게이트로 구성되며 상기 블럭선택신호와 컬럼어드레스 프리딩코딩신호의 부논리곱한 출력신호에 의해 상기 임의의 소그룹내의 프리차아지회로들을 제어하는 제어수단(60)(…)(60k)을 구비하며, 상기 하나의 워드라인이 인에이블될시에 임의의 선택된 상기 제어수단(60)(…)(60k)에 연결된 소그룹의 프리차이지 회로는 인에이블 되며, 연결되지 않는 다른 소그룹에 존재하는 프리차아지회로들은 디세이블되어 전류소모를 최대한 억제시킴을 특징으로 하는 비트라인 프리차아지회로.
Priority Applications (1)
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| KR (1) | KR950008451B1 (ko) |
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1992
- 1992-01-11 KR KR1019920000299A patent/KR950008451B1/ko not_active IP Right Cessation
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| KR930017029A (ko) | 1993-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100630 Year of fee payment: 16 |
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| LAPS | Lapse due to unpaid annual fee |