KR950008236B1 - Jamper chip array and manufacture method - Google Patents

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Abstract

The method increases yield and decreases the area of pattern by providing the array-formed jumper chip so that many zero ohm chip resistors can be simultaneously chip-mounted. The method comprises the steps of: forming a patterned holes (12) in both row and column directions formed; peparing a substrate (10) to have the first cut groove (14) in the row direction of the hole and the second cut groove (16) in the column direction of the hole; having a conducting layer (20) printed in the same width as in the column direction of the hole of the substrate and prepared to form an open loop in case of separation; and having an insulating passivation layer (30) spread onto the conducting layer and the substrate which is across the surface of the conducting layer in the row direction of the hole.

Description

점퍼칩 어레이 및 제조방법Jumper Chip Array and Manufacturing Method

제1도는 본 발명의 어레이상태 사시도.1 is a perspective view of the array state of the present invention.

제2도는 본 발명의 일어레이를 확대하여 도시한 사시도.2 is an enlarged perspective view of an array of the present invention.

제3도는 제2도의 A-A선 단면도.3 is a cross-sectional view taken along the line A-A of FIG.

제4도는 제2도의 B-B선 단면도이다.4 is a cross-sectional view taken along the line B-B in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 기판 12 : 홀10: substrate 12: hole

14 : 제1절단홈 16 : 제2절단홈14: first cutting groove 16: second cutting groove

29 : 도체층 30 : 절연보호막29: conductor layer 30: insulating protective film

본 발명른 점퍼칩 어레이에 관한 것으로, 0(Ω) 저항 특성을 갖는 점퍼선을 칩 형상의 어레이상태로 만들어 필요시 절단하여 사용토록 한 점퍼칩 어레이 및 제조방법에 관한 것이다.The present invention relates to a jumper chip array, and to a jumper chip array and a manufacturing method for making a jumper wire having a 0 (Ω) resistance characteristics into a chip-shaped array state and cutting it if necessary.

일반적으로 회로를 구성할때 필요한 점퍼선은 도선을 이용하여 상호 납땜으로 연결사용하였다. 또한 일부0(Ω)의 레지스터칩이 점퍼선 대용으로 사용되고 있으나 이는 단위 저항처럼 1개 단위로 유통되고 있어, 표면실장형의 회로설계에 사용시에는 칩마운트 공수가 증가하여 그만큼 불량발생율이 높고, 각각의 레스터칩을 사용하므로 설계시 사이즈가 증가하는 만점이 있었다.In general, the jumper wires necessary for constructing the circuit are connected to each other by using solder wires. In addition, some 0 (Ω) resistor chips are used in place of jumper wires, but they are distributed in one unit like unit resistors. When used in the surface mount circuit design, chip mounts increase, resulting in high failure rate. Because of using raster chip of design, there was a merit of increasing size in design.

본 발명은 이를 해결코자 창안한 칩어레이 및 제조방법에 관한 것으로, 어레이상태로 유통되게 하여 필요시 임의 개수로 절단하여 사용토록 함을 특징으로 한다. 즉, 본 발명의 점퍼칩 어레이는 일정간격마다 홀이 행열로 형성되고. 상기 홀의 행방향으로는 제1절단홈이, 상기 홀의 열방향 중간에는 제2절단홈이 각각 형성된 기판과 ; 상기 기판의 각 홀의 열방향을 따라 양면에 일정폭으로 프린트되어 분리시 각각 개루프를 이루도록 된 도체층과 ; 상기 홀사이에서 표면의 도체층을 가로지르도록 기판표면과 도체층 위로 도포되는 절연보호막을 포함하여 구성된 것이다.The present invention relates to a chip array and a manufacturing method devised to solve this problem, characterized in that it is to be distributed in an array state to be used by cutting any number if necessary. That is, in the jumper chip array of the present invention, holes are formed in rows at predetermined intervals. A substrate having a first cutting groove in a row direction of the hole and a second cutting groove in a middle of the column direction of the hole; A conductor layer printed on both sides along a column direction of each hole of the substrate to form an open loop when separated; And an insulating protective film applied over the substrate surface and the conductor layer so as to cross the conductor layer on the surface between the holes.

또한 본 발명의 방법은 기판에 일정간격의 행, 열로 이루어진 홀을 다수 형성하는 단계와 ; 각 홀의 행방향으로는 제1절단홈을, 각 홀의 열방향 중간과 나란하게는 제2절단홈을 각각 형성하는 단계와 , 각 홀의 열방향으로 표면과 이면에 일정폭의 도체층을 프린트하며, 각 홀의 행방향 사이에는 기판표면 및 도체층을 덮는 절연보호막을 도포하는 단계를 각각 수행하여 점퍼칩 어레이를 제조하는 것이다.In addition, the method of the present invention comprises the steps of forming a plurality of holes of a predetermined interval row and column in the substrate; Forming a first cutting groove in the row direction of each hole, and a second cutting groove in parallel with the middle of the column direction of each hole, and printing a conductor layer having a predetermined width on the front and back surfaces in the column direction of each hole, A jumper chip array is manufactured by applying an insulating protective film covering the substrate surface and the conductor layer, respectively, between the row directions of the holes.

이하 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 일정간격마다 홀(12)이 행, 열로 형성되고, 상기 홀(12)의 행방향으로는 제1절단홈(14)이, 상기 홀(12)의 열방향 중간에는 제2절단홈(16)이 형성된 기판(10)과 ; 상기 기판(10)의 각 홀(12)의 열방향을 따라 양면에 일정폭으로 프린트되어 분리시 각각 개루프를 이루도록 된 도체층(20)과 ; 상기 홀(12)의 행방향 사이에서 표면의 도체층(20)을 가로지르도록 기판(10) 표면과 도체층(20) 위로 도포되는 절연보호막(30)을 포함하여 구성된 것이다.According to the present invention, the holes 12 are formed in rows and columns at predetermined intervals, and the first cutting grooves 14 are arranged in the row direction of the holes 12, and the second cutting grooves are arranged in the middle of the holes 12. A substrate 10 on which the 16 is formed; A conductor layer 20 printed on both sides along a column direction of each hole 12 of the substrate 10 to form an open loop when separated; The insulating protective film 30 is applied to the surface of the substrate 10 and the conductor layer 20 so as to cross the conductor layer 20 on the surface between the row directions of the holes 12.

상기 제1 및 제2절단홈(14, 16)은 기판(10)의 양면에 스냅라인을 이루도록 각각 형성함이 바람직하다. 상기 단위 도체층(20)은 기판(1)의 표면 및 홀(12)을 지나 기판(10)의 저면으로 도통되어 저면에서는 오픈된 개루프를 이루도록 구성되며, 기판(10)의 저면 도체층(20)은 표면실장형 패드(22)를 이루도록 구성함이 바람직 하다.The first and second cutting grooves 14 and 16 are preferably formed to form snap lines on both sides of the substrate 10, respectively. The unit conductor layer 20 is connected to the bottom surface of the substrate 10 through the surface of the substrate 1 and the hole 12 so as to form an open loop at the bottom thereof, and the bottom conductor layer of the substrate 10 ( 20 is preferably configured to form a surface-mount pad (22).

이하 본 발명을 제조방법을 겸하여 사용상태를 설명하면 다음과 같다.Hereinafter, the state of use of the present invention serves as a manufacturing method as follows.

본 발명을 제조하기 위하여는 먼저 기판(10)에 행열로 일정간격을 두고 배열되도록 홀(12)을 형성하는 다음(이는 드릴링머신 등으로 천공할수 알음은 알수 있을것이다 ), 각 홀(12)의 행방향으로는 제1절단홈(14)을, 각 홀(12)의 열방향 중간과 나란하게는 제2절단홈(16)을 기판(10)의 양면에 V커팅형태로 커팅한다.In order to manufacture the present invention, first, the holes 12 are formed on the substrate 10 so as to be arranged at a predetermined interval in a row (which will be understood to be perforated by a drilling machine, etc.), and each of the holes 12 The first cutting grooves 14 are cut in the row direction, and the second cutting grooves 16 are cut in the V-cutting form on both sides of the substrate 10 in parallel with the middle in the column direction of the holes 12.

이어 각 홀(12)의 행방향을 따라 일정폭을 갖도록 기판(10)의 표면에 도체층(20)을 일차 프린트한 다음, 기판(10)의 하면이 위로 오도록 돌려 역시 각 홀(12)의 행방향을 따라 일정폭을 가지며 홀(12) 사이의 중간부분은 프린트되지 않도록 이차 프린트한다. 물론 각 홀(12)은 일차 및 이차 프린트함에 따라 기판(10)의 표면 및 이면이 상호 도통되게 된다.Subsequently, the conductor layer 20 is first printed on the surface of the substrate 10 so as to have a predetermined width along the row direction of each hole 12, and then the bottom surface of the substrate 10 is turned upward so that the surface of each hole 12 may be It has a constant width along the row direction, and the middle part between the holes 12 is secondary printed so as not to be printed. Of course, each hole 12 is the primary and secondary printing, the surface and the back surface of the substrate 10 is connected to each other.

이어 각 홀(12) 사이에서 도체층(20)을 가로지르는 방향으로 기판(10) 표면과 도체층(20)위에 나란히 절연보호막(30)을 도포한다. 이경우 절연보호막(30)이 도포되고 각 홀(12)의 행방향을 따라 형성된 제1절단홈(14)을 경계로하는 수개의 칩어레이 열이 완성되며, 각 제1설단홈(14)을 절단시키면 단위 점퍼칩 어레이로 된다. 이러한 단위 어레이는 필요시 각 점퍼칩별로 제2절단홈(16)을 절단하여 하나의 점퍼칩으로 사용하거나, 2개의 점퍼칩 또는 그 이상의 점퍼칩 상태로써 회로의 패턴에서 임의의 갯수대로 편리하게 사용이 가능하다.Subsequently, an insulating protective film 30 is applied side by side on the surface of the substrate 10 and the conductor layer 20 in a direction crossing the conductor layer 20 between each hole 12. In this case, an insulating protective film 30 is applied, and a plurality of chip array rows bordering the first cutting grooves 14 formed along the row direction of each hole 12 are completed, and each first cutting groove 14 is cut. The result is an array of unit jumper chips. Such a unit array can be used as one jumper chip by cutting the second cutting groove 16 for each jumper chip as needed, or conveniently using any number of jumper chips or more jumper chips in the circuit pattern. This is possible.

즉, 제1도와 같이 완성한 수개의 어레이열이, 제1절단홈(14)을 절단하여 제2도와 같이 단위 어레이가 되도록 하고, 제2도 및 제3도에 보이는 V컷홈 형태이 제2절단홈(16)을 절단하면, 제4도 단면과 같이 도체층(20)의 개루프를 이루고, 도체층(20)의 양단은 기판(10)의 하부에서 패드(22)를 이루므로 단위 점퍼칩 또는 다수 점퍼칩으로써 표면실장형태로 사용이 가능케 된다. 이때 기판(10) 표면의 도체층(20)에 절연보호막(30)을 형성한 것은 외부단자의 쇼트를 방지하는 절연층을 제공키위함이다.That is, several array rows completed as shown in FIG. 1 cut the first cutting grooves 14 to form a unit array as shown in FIG. 2, and the V-cut grooves shown in FIGS. 2 and 3 show the second cutting grooves ( 16 is cut to form an open loop of the conductor layer 20 as shown in the cross-section of FIG. 4, and both ends of the conductor layer 20 form the pad 22 at the bottom of the substrate 10. As a jumper chip, it can be used as a surface mount type. In this case, the insulating protective film 30 is formed on the conductive layer 20 on the surface of the substrate 10 to provide an insulating layer that prevents shorting of external terminals.

본 발명에서는 제1 및 제2절단홈(14, 16) 형성공정을 도체층(20)의 도포전에 수행하는 것으로 설명하였으나, 절연보호막(30)을 도포후에 수행하여도 가능함은 물론이다.In the present invention, the process of forming the first and second cutting grooves 14 and 16 is described before the coating of the conductor layer 20. However, the insulating protective film 30 may be performed after the coating.

이상과 같이 본 발명은 어레이 형태이 점퍼칩을 제공하여 여러개의 0(Ω) 칩레지스터를 동시에 칩마운팅 할 수 있어 생산성이 좋고 패턴설계시 면적을 줄일수 있다. 또한 점퍼칩 어레이를 1단 칩레지스터 0(Ω)에서부터 다단 칩레지스터 0(Ω)까지 사용이 가능하며, 터미널을 별도로 부착하지 않고 기판뒷면의 도체층을 패드로 이용하므로 표면실장이 가능하다.As described above, the present invention provides a jumper chip in the form of an array so that chip mounting of several 0 (Ω) chip registers can be performed at the same time, so that the productivity is good and the area of the pattern can be reduced. In addition, jumper chip arrays can be used from single-stage chip register 0 (Ω) to multi-stage chip register 0 (Ω), and surface mounting is possible by using a conductor layer on the back of the board as a pad without attaching terminals separately.

Claims (4)

일정간격마다 홀(12)이 행, 열로 형성되고, 상기 홀(12)의 행방향으로는 제1절단홈(14)이, 상기 홀(12)의 열방향 중간에는 제2절단홈(16)이 형성된 기판(10)과 ; 상기 기판(10)의 각 홀(12)의 열방향을 따라 양면에 일정폭으로 프린트되어 분리시 각각 개루프를 이루도록 된 도체층(20)과 ; 상기 홀(12)의 행방향사이에서 표면의 도체층(20)을 가로지르도록 기판(10) 표면과 도체층(20) 위로 도포되는 절연보호막(30)을 포함하여 구성되며, 제1절단홈(14)을 절단하여 어레이로 사용함을 특징으로 하는 점퍼칩 어레이.The holes 12 are formed in rows and columns at predetermined intervals, and the first cutting grooves 14 are arranged in the row direction of the holes 12, and the second cutting grooves 16 are disposed in the middle of the holes 12. A substrate 10 having formed thereon; A conductor layer 20 printed on both sides along a column direction of each hole 12 of the substrate 10 to form an open loop when separated; And an insulating protective film 30 applied over the surface of the substrate 10 and the conductor layer 20 so as to cross the conductor layer 20 on the surface between the row directions of the hole 12. (14) A jumper chip array, characterized in that used as an array by cutting. 제1항에 있어서, 제1 및 제2절단홈(14,16)은 기판(10)의 양면에 스냅라인을 이루도록 각 형성됨을 특징으로 하는 점퍼칩 어레이.The jumper chip array according to claim 1, wherein the first and second cutting grooves (14,16) are formed to snap lines on both sides of the substrate (10). 제1항에 있어서, 단위 도체층(20)은 기판(10)의 표면 및 홀(12)을 지나 기판(10)의 저면으로 도통되어 저면에서는 오픈된 개루프를 이루도록 구성되며, 기판(10)의 저면 도체층(20)은 표면실장형 패드(22)를 이루도록 구성됨을 특징으로 하는 점퍼칩 어레이.2. The unit conductor layer 20 of claim 1, wherein the unit conductor layer 20 is connected to the bottom surface of the substrate 10 through the surface of the substrate 10 and the holes 12 to form an open loop at the bottom surface of the substrate 10. The bottom conductor layer of the jumper chip array, characterized in that configured to form a surface-mount pad (22). 기판(10)에 일정간격의 행, 열로 이루어진 홀(12)을 다수 형성하고 ; 각 홀(12)의 행방향으로는 제1절단홈(14)을, 각 홀(12)의 열방향 중간과 나란하게는 제2절단홈(16)을 기판(10) 양면에 각각 형성하며 : 각 홀(12)의 열방향으로 표면과 이면에 일정 폭의 도체층(20)를 프린트하며, 각 홀(12)의 행방향 사이에는 기판(10) 표면 및 도체층(20)을 덮는 절연보호막(30)을 도포하는 단계를 수행하여 제조됨을 특징으로 하는 점퍼칩 어레이 제조방법.Forming a plurality of holes 12 formed of a predetermined interval in rows and columns in the substrate 10; The first cutting groove 14 is formed in the row direction of each hole 12, and the second cutting groove 16 is formed on both sides of the substrate 10 in parallel with the middle of the column direction of each hole 12. An insulating protective film covering the surface of the substrate 10 and the conductor layer 20 is printed between the conductive layer 20 having a predetermined width on the front surface and the rear surface in the column direction of each hole 12. Jumper chip array manufacturing method characterized in that it is manufactured by performing a step of applying (30).
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