KR950007460B1

KR950007460B1 - 리세트회로

Info

Publication number: KR950007460B1
Application number: KR1019920022108A
Authority: KR
Inventors: 엄윤섭
Original assignee: 삼성전자주식회사; 정용문
Priority date: 1992-11-23
Filing date: 1992-11-23
Publication date: 1995-07-11
Also published as: KR940012839A

Abstract

내용 없음.

Description

리세트회로

제1도는 종래의 리세트회로의 구성도.

제2도는 종래의 리세트회로도에 대한 동작 파형도.

제3도는 본 발명에 따른 리세트회로의 구성도.

제4도는 제3도중 클럭발생부의 구체 회로도.

제5도는 상기 클럭발생부에 대한 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

64,65 : 비교기 66 : 클럭발생부

FF1,FF2 : 플립플롭 D1 : 다이오드

C101,C102 : 캐피시터 R87,R100,R102 : 저항

본 발명은 마이크로프로세서를 이용하는 시스템에 있어서 상기 마이크로프로세서의 리세트동작을 제어하는 회로에 관한 것으로, 특히 리세트신호를 안정하게 공급하여 시스템의 오동작을 방지하는 회로에 관한 것이다.

일반적으로 마이크로프로세서는 시스템의 구동을 위해 사용자가 전원을 켰을때 리세트상태가 되며, 외부적인 요인에 의해 전압이 일시적으로 꺼졌다가 다시 켜지는 경우에도 마찬가지로 동작한다. 그러나 후자의 경우에는 리세트가 않되는 경우도 가끔 발생하게 되는데, 완전히 방전되지 않고 남아 있는 이때는 인위적으로 리세트시켜 줄 필요가 있다.

제1도는 8비트 마이크로프로세서에 리세트신호(RST)를 제공하는 회로의 일예를 나타낸 것이다. 전원전압(Vcc)이 상승할 때 분압된 전압(노드점 B에 걸리는 전압)과 기준전압(노드점 A에 걸리는 전압 Vref)을 비교하여 상기 분압된 전압이 상기 기준전압에 도달할 때까지 전압비교부(30)의 출력은 지연부(40)를 지나 제2도의 (2b)와 같이 되고 파형정형부 전압비교부(50)를 지나(2c)와 같이 된다. 결국 시스템에 제공되는 리세트신호(RST)는 (2c)에 도시한 바와 같이 하이상태로 되어 시스템의 리세트가 해제된다(△t1부근까지). 한편, 전원전압이 하강하면 상기 (2b)에 도시된 바와같이 상기 전압비교부(30) 및 지연부(40)를 지난 파형은 수식간에 전압이 하강하여 이것이 파형 정형되면(2c)의 파형과 같이 나타나는데 이때는 지연이 거의 생기지 않음을 △t2가 약 0초인 것으로 알 수 있다.

그러나 상기와 같이 전원전압의 상승시와 하강시에는 상기 전원전압과 비교할 기준전압을 하나로 하여 동일시 함으로써 리세트신호가 상기 (2a)(2b)(2c)파형의 끝부분 같이 폭이 아주 좁아진다. 이렇게 되면 상기 8비트 마이크로프로세서를 사용하는 시스템에서는 굳이 시스템 클럭과 동기를 맞추지 않아도 상기 리세트신호(RST)만 입력되면 항상 리세트 동작을 수행하지만 상기 리세트신호가 시스템 클럭에 동기화되어야 정상적인 것으로 인정하는 경우에는 그렇지 못하다. 즉 리세트신호가 출력되어 시스템을 리세트시킬 때 시스템이 외부의 잡음에 의해 오동작 되거나, 시스템 내부 클럭과 동기가 맞지 않아 오동작을 유발하였으므로 회로의 동작이 불안정한 문제점을 갖고 있었다.

따라서 본 발명의 목적은 리세트신호를 안정하게 공급하여 시스템의 오동작을 방지하는 회로를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은 마이크로프로세서를 구비한 시스템의 리세트회로에 있어서, 전원전압을 충전 혹은 방전하는 충방전수단과, 시스템클럭을 발생하여 상기 마이크로프로세서에 제공하는 클럭발생수단과, 상기 전원전압을 일정 정도 분압하여 제1기준전압을 설정하는 전압분압수단과, 상기 충방전수단에서 방전되는 전압을 상기 제1기준전압과 비교하여 제1비교신호를 출력하는 전압비교수단과, 상기 제1비교신호를 소정의 제2기준전압과 비교하여 정형화하는 파형정형수단과, 상기 정형된 신호를 상기 시스템 클럭에 동기시켜 리세트신호를 발생하여 상기 마이크로프로세서에 인가하는 동기수단으로 구성됨을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진자에게는 자명하다할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

제3도는 본 발명에 따른 리세트회로의 구성도이며, 그 동작에 관련된 출력파형은 제5도에 도시한 바와 같다. 상기 제3도 및 제5도를 참조하여 리세트회로의 동작을 구체적으로 설명하면 다음과 같다.

먼저 구간 ①~② 사이의 경우에 대하여 설명한다. 전원이 켜져서(ON) 전원전압 (VCC)이 상승할 때 A점에 형성되는 전압을 나타낸 것이 (5a)의 ①에서 ②구간 사이의 파형도이다. 상기 (5a) 파형에서 기울기는 전압분압부(63)를 구성하는 두 저항(R101, R83)과 캐패시터(C101)에 의한 변수값으로가 정해진다. B점에 형성되는 전압은 두 저항(R87,R102)값에 의해 전압비교부(64)의 기준전압을 설정한다. 상기 전압비교부( 64)는 A점의 전압레벨을 상기 B점 전압과 비교하여 상기 A점이 상기 B점 보다 높으면 (5b)아 같이 로우상태의 파형을 출력하고 상기 A점이 상기 B점보다 낮게 내려가면 하이상태로 올라가게 동작한다.

구간 ③~④사이의 경우는 다음과 같다.

제2도의 (2a)파형의 ③시점에서 파형이 로우상태로 떨어질 때 기울기가 완만하게 되어 있으나, 제5도(5a)의 ③시점에서 파형의 기울기가 급격하게 떨어지고 있다. 이것은 역전압부(61)를 다이오드(D1)로 구현하여 상기 다이오드(D1)를 통해 역전압이 걸려도 빨리 A점에 있는 전압을 Vcc로 빠지게 하여 순간적으로 전압이 다시 인가되어도 빨리 전압비교부(64)가 동작하도록 한 것이다. 종래에는 전압이 빨리 재인가되면 전압분압부에서 기존에 남아있는 전압을 그대로 가지고 있기 때문에 상기 (5a)파형의 기울기를 항상 일정하게 유지하지 못해 리세트신호를 공급하지 못하고 만다. 결국, 상기 (5a)파형의 ③~④사이는 ③에서 급격하게 떨어져야 하고 다시 전압이 인가되면 ④까지 기울기가 △t1,△t2가 같게 유지할 수 있게 된다.

구간 ②~③과 ④~⑤사이의 경우는 전술한 '구간①~②'의 끝부분에 해당되고 시간적으로 크게 변동이 없는 파형의 형태이므로 출력 또한 그대로 유지된다.

구간 ⑤~⑥사이의 경우에 대하여 설명하면 다음과 같다.

전원 전압이 최대치 전압으로부터 약간 감소하는 경우에는 저항(R100)과 캐패시터(C102)의 접점에 파형정형부(65)를 연결한다. 상기 파형정형부(65)는 비교기로 구현 가능할 것이다. 이때 상기 캐패시터(C102)에서는 어느 일정 전압에서 C점의 전압이 약간 변동하는 경우에도 Vf1전압과 교차되지 않기 때문에 리세트신호가 출력되는 일이 없다. 세 저항(R172,R171,R170)에 의해 생성되는 Vf1전압은 상기 파형정형부( 65)의 비반전 단자로 입력되어 C점 전압과 비교된다.

그 결과 상기 C점 전압이 상기 Vf1전압보다 낮으면 D점이 하이상태로 되고, 반대로 상기 전압이 상기 Vf1전압보다 높으면 상기 D점 전압이 로우상태로 떨어진다.

한편 클럭발생부(66)에서는 클럭신호(CLK2A)가 발생되는데, 상기 클럭신호( CLK2A)는 마이크로프로세서에 제공됨과 동시에 두 플립플롭(FF1,FF2)에 제공된다. 그 결과, 상기 두 플립플롭(FF1,FF2)은 상기 클럭신호(CLK2A)에 동기된 출력 즉 리세트신호를 발생하게 된다. 상기 두 플립플롭(FF1,FF2)에 상기 클럭신호(CLK2A)를 제공하는 것은 마이크로프로세서의 내부 클럭과 동기를 맞추기 위한 것이다. 그리고 상기와 같이 두개의 플립플롭(FF1,FF2)으로 동기부(67)를 구성한 것은 메타 스테이블( meta stable)을 방지하기 위한 것이다. 이는 (5d)파형과 (5e)파형이 잘 나타나 있는데, D점 전압을 나타내는 상기 (5c)파형이 하이상태로 되어 있을 때 상기 E점 전압을 나타내는 상기 (5d)파형이 (5f)에 도시된 동기 클럭(C1)과 같이 하이상태가 되고, 다시 상기 (5d)파형이 하이상태로 되어 있을 때 상기 (5e)파형이 다음 동기클럭(C2)과 같이 하이상태가 된다.

이후 다시 하강할 때도 상기 (5d)파형은 동기 클럭(C4)와 동기를 맞춰 로우상태로 내려오고 상기 (5e)파형은 동기 클럭(C5)과 동기를 맞춰 내려온다. 결국 상기 메타 스테이블은 플립플롭 자체가 클럭 신호를 가지고 동기하여 출력을 만들어 내는데, 이때 입력되는 D점 전압이 어느 정도 일정한 값으로 클럭 동기신호보다 먼저 도달해 일정한 △t1동안 유지해야 플립플롭이 데이타 값으로 받아들이며, 이렇게 되지 않고 동기신호 (CLK2A)와 D점 전압이 동시에 인가되면―(5d)파형과 동기신호(C5)가 일치됨. 플립플롭(FF1)의 출력이 일정하게 되지 않고 메타 스테이블 상태 즉 로우상태에서 하이상태에서 하이상태로 잠시 올라 갔다가 다시 로우상태로 떨어지게 된다.

한편, 본 실시예에서는 상기 클럭발생부(66)가 제4도와 같은 구성을 갖도록 할 수 있다. 즉, EMI(전자파 불요 복사)를 줄이기 위해 3단자 캐패시터(CP10, CP13, CP14) 사용하고 다수의 저항과 캐패시터(C163,C107,R181,R182,R98) 역시 EMI를 줄이기 위해 RC필터로 구성함으로써 파형을 완만하게 하고 있다.

다른 한편, 두 버터(BF1,BF2)는 클럭 동기신호를 여러 동기신호를 필요로 하는 곳으로 보낼 수 있도록 부하를 줄여 각각 사용하도록 하기 위해 상기 저항(R98)에 접속된 것이고, 오셀리이터(OSC1)는 클럭을 만들어 내며 상기 3단자 캐패시터(CP10)와 비드(bead)(L29)는 상기 오실레이터(OSC1)에서 발생한 EMI를 줄이기 위해 사용한 것이다.

상술한 바와 같은 본 발명은 외부의 잡음에 대해서 리세트회로가 과다하게 예민하지 않을 뿐만 아니라 리세트신호를 시스템 내부 클럭과 동기시켜 안정된 동작을 할 수 있게 하는 장점이 있으며 외부 클럭발생부에서 발생한 전자파 불요복사를 줄여 클럭의 공급을 안정화하는 장점도 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims

마이크로프로세서를 구비한 시스템의 리세트회로에 있어서, 전원전압을 충전 혹은 방전하는 충방전수단과, 시스템 클럭을 발생하여 상기 마이크로프로세서에 제공하는 클럭발생수단과, 상기 전원전압을 일정정도 분압하여 제1기준전압을 설정하는 전압분압수단과, 상기 충반전수단에서 방전되는 전압을 상기 제1기준전압과 비교하여 제1비교신호를 출력하는 전압비교수단과, 상기 제1비교신호를 소정의 제2기준전압과 비교하여 정형화하는 파형정형수단과, 상기 정형된 신호를 상기 시스템 클럭에 동기시켜 리세트신호를 발생하여 상기 마이크로프로세서에 인가하는 동기수단으로 구성됨을 특징으로 하는 회로.
제1항에 있어서, 전원전압공급단과 상기 충반전수단 사이에 접속되어 불시의 정전시 상기 충반전수단의 완전 방전을 유도하는 수단을 더 구비함을 특징으로 하는 회로.
제1항에 있어서, 상기 클럭발생수단이, 전원전압공급단에 제1삼단자 캐패시터를 접속하고, 상기 제1삼단자 캐패시터의 출력단에 접속된 발진기와, 상기 발진기의 접속되며, 다수의 저항 및 캐패시터로 이루어진 필터부와, 상기 필터부의 출력단과 시스템 클럭 출력단 사이에 접속된 제2삼단자 캐패시터로 특징으로 하는 회로.