KR950006080Y1

KR950006080Y1 - 1bit counting circuit

Info

Publication number: KR950006080Y1
Application number: KR2019900002764U
Authority: KR
Inventors: 김후종
Original assignee: 엘지일렉트론 주식회사; 문정환
Priority date: 1990-03-09
Filing date: 1990-03-09
Publication date: 1995-07-27
Also published as: KR910017465U

Abstract

내용 없음.No content.

Description

"1" bit counting circuit

제 1 도는 본 고안에 따른 "1"비트 카운팅 회로 블록도.1 is a "1" bit counting circuit block diagram according to the present invention.

제 2 도는 본 고안에 따른 "1"비트 카운팅 회로도.2 is a "1" bit counting circuit diagram according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 9비트 디지털/아날로그 변환기 2 : 비교부1: 9 bit digital / analog converter 2: Comparator

3 : 4비트 디지털/아날로그 변환기 4 : 래치부3: 4-bit digital-to-analog converter 4: Latch part

5 : 4 비트 카운터 6 : 인버터5: 4-bit counter 6: inverter

본 고안은 영상신호 처리장치에 관한 것으로, 특히 영상신호 처리장치에서 신호의 평활화(Smoothing)처리에 적당하도록 한 "1"비트 카운팅 회로에 관한 것이다.The present invention relates to an image signal processing apparatus, and more particularly, to a " 1 " bit counting circuit suitable for smoothing processing of a signal in the image signal processing apparatus.

종래의 카운팅 회로는 전기신호로 변환한 펄스 입력신호를 게이트에 가하고, 클럭신호로서 일정기간동안 게이트를 열어서 펄스신호를 카운팅 회로에 인가하여 카운트한 후 그를 표시하게 되어 있었다.In the conventional counting circuit, a pulse input signal converted into an electrical signal is applied to a gate, the gate is opened as a clock signal for a predetermined period, and the pulse signal is applied to the counting circuit to count and display the pulse signal.

그러나, 이러한 종래의 카운팅 회로는 영상신호 처리장치에서 신호의 평활화(Smoothing)가 이루어지지 않으므로 처리속도가 늦어지는 등 여러 가지 단점이 있었다.However, such a conventional counting circuit has various disadvantages such as a slowing down of the processing speed since the signal is not smoothed in the image signal processing apparatus.

본 고안은 이러한 종래의 단점을 개선하기 위하여, 가변 드레스홀드 로직(Variable Threshold Logic)개념을 이용하여 다비트 디지털/아날로그 변환기를 간단히 구성하고, 그 디지털/아날로그 변환기의 출력신호를 4비트카운터의 출력신호에 따른 아날로그신호와 비교함으로써 그 처리속도가 빠르게 되도록 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In order to solve this drawback, the present invention simply constructs a multi-bit digital / analog converter using the concept of variable threshold logic and converts the output signal of the digital / analog converter into a 4-bit counter output signal. Compared with the analog signal according to the processing speed is devised to be faster, with reference to the accompanying drawings will be described in detail as follows.

제 1 도는 본 고안에 따른 1비트 카운팅 회로 블록도이고, 제 2 도는 제 1 도의 상세 회로도로서, 이에 도시한 바와 같이 동일한 웨이트를 갖게 피모스 트랜지스터(PM₁₁∼PM₁₉) 및 앤모스 트랜지스터(NM₁₁∼NM₁₉)로 구성되어 9비트의 입력데이타를 아날로그신호로 변환하는 디지털/아날로그 변환기(1)와, 동일한 웨이트를 갖게 피모스 트랜지스터(PM₃₁∼PM₃₄) 및 앤모스 트랜지스터(NM₃₁∼NM₃₄)와 바이어스용의 피모스 트랜지스터(PM₃₅) 및 앤모스 트랜지스터(NM₃₅)로 구성되어 4비트 카운터(5)의 출력신호를 아날로그신호로 변환하는 디지털/아날로그 변환기(3)와, 전류미러용의 피모스 트랜지스터(PM₂₁, PM₂₂) 및 차동 증폭용의 앤모스 트랜지스터(NM₂₁∼NM₂₃)로 구성되어 상기 디지털/아날로그 변환기(1), (3)의 출력신호를 비교하는 비교부(2)와, 상기 비교부(2)의 출력신호를 인버터(6)를 통해 래치 제어신호로 인가받아 상기 4비트 카운터(5)의 출력신호를 래치하여 출력하는 래치부(4)로 구성한 것으로, 이와 같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.FIG. 1 is a block diagram of a 1-bit counting circuit according to the present invention, and FIG. 2 is a detailed circuit diagram of FIG. 1, and the PMOS transistors PM _{11 to} PM ₁₉ and NMOS transistors NM have the same weight as shown. PMOS transistors PM _31- PM ₃₄ and NMOS transistors NM _31- having the same weight as the digital-to-analog converter 1 composed of _{11 to} NM ₁₉ and converting 9-bit input data into an analog signal. NM ₃₄ ), a PMOS transistor for bias (PM ₃₅ ), and an NMOS transistor (NM ₃₅ ), which converts the output signal of the 4-bit counter 5 into an analog signal, and a current. Comparing PMOS transistors PM ₂₁ and PM ₂₂ for mirrors and NMOS transistors NM _{21 to} NM ₂₃ for differential amplification to compare the output signals of the digital / analog converters 1 and 3 Part 2 and the comparison unit The output signal of (2) is applied to the latch control signal through the inverter (6) consisting of a latch unit (4) for latching and outputting the output signal of the 4-bit counter (5), the operation of the present invention configured as described above The effect is described in detail as follows.

디지털/아날로그 변환기(1)에서 9비트의 입력데이타를 입력받아 아날로그신호로 변환하여 비교부(2)에서 비교신호로 인가하고, 클럭신호(CK)를 카운트하는 4비트 카운터(5)의 출력신호를 상기 디지털/아날로그 변환기(1)와 동일한 웨이트를 갖는 디지털/아날로그 변환기(3)에서 아날로그 변환기(3)에서 아날로그신호로 변환하여 상기 비교부(2)에 기준신호로 인가한다. 따라서, 그 비교부(2)는 클럭신호(CK)에 동기를 맞춰 상기 디지털/아날로그 변환기(1), (3)의 출력신호를 비교하여, 서로 동일해질 때 그 비교부(2)에서 고전위신호를 출력하게 되며, 이 고전위신호는 인버터(6)에서 저전위신호로 반전되어 래치부(4)에 래치 제어신호로 인가되므로, 그 래치부(4)는 이때 4비트 카운터(5)에서 출력되는 신호를 래치하여 카운트신호로 출력하게 되며, 이에 따라 영상신호 처리장치에서의 신호가 평활화(Smoothing)되어 지는 것이다.The output signal of the 4-bit counter 5 which receives 9-bit input data from the digital-to-analog converter 1, converts it into an analog signal, applies it as a comparison signal in the comparison unit 2, and counts the clock signal CK. Is converted into an analog signal from the analog converter 3 in the digital / analog converter 3 having the same weight as the digital / analog converter 1 and applied to the comparator 2 as a reference signal. Therefore, the comparison section 2 compares the output signals of the digital / analog converters 1 and 3 in synchronization with the clock signal CK, and when the comparison section 2 becomes equal to each other, The high potential signal is inverted into a low potential signal in the inverter 6 and applied to the latch unit 4 as a latch control signal, so that the latch unit 4 at this time is a 4-bit counter 5. The output signal is latched and output as a count signal. Accordingly, the signal in the image signal processing apparatus is smoothed.

이상에서 설명한 바와 같이 본 고안에 따른 "1"비트 카운팅 회로는 가변 드레스홀드 로직(Variable Threshold Logic)개념을 이용하여 간단하게 9비트의 디지털/아날로그 변환기를 구성하고, 그 디지털/아날로그 변환기의 출력신호를 4비트 카운터의 출력신호에 따른 아날로그신호와 비교함으로써 종래의 콤비내셔널 로직(Combinational Logic)보다 속도도 빨라지는 등 여러 가지 장점이 있을 뿐만 아니라, 비교부를 다른 시스템과 함께 클럭펄스신호로 작동시킴으로써 달리 시스템과의 동기화도 되는 등 여러 가지로 편리한 이점이 있게 된다.As described above, the "1" bit counting circuit according to the present invention simply constructs a 9-bit digital / analog converter using the concept of variable threshold logic, and the output signal of the digital / analog converter. Compared with the analog signal according to the output signal of the 4-bit counter, the speed is faster than the conventional combinational logic, and there are various advantages. There are a number of convenient benefits, including synchronization with the system.

Claims

A digital / analog converter 1 that receives 9-bit input data and converts it into an analog signal, a 4-bit counter 5 that counts clock signals, and the same weight as that of the digital / analog converter 1 And an output signal of the digital / analog converters 1 and 3 in synchronization with the clock signal and a digital / analog converter 3 which receives an output signal of the 4-bit counter 5 and converts it into an analog signal. And a latch unit 4 for latching and outputting the output signal of the 4-bit counter 5 under latch control according to the output signal of the comparing unit 2. "1" bit counting circuit.