KR950006055B1

KR950006055B1 - Video memory

Info

Publication number: KR950006055B1
Application number: KR1019870006215A
Authority: KR
Inventors: 노리오 에비하라; 다까유끼 사사끼; 히로유끼 기따; 요시히또 오사와
Original assignee: 소니 가부시끼가이샤; 오오가 노리오
Priority date: 1986-06-20
Filing date: 1987-06-19
Publication date: 1995-06-07
Also published as: JPH0734586B2; JPS631269A; KR880000961A

Abstract

내용 없음.No content.

Description

Video memory

제1도는 본 발명의 일실시예를 도시하는 회로 구성도.1 is a circuit diagram showing one embodiment of the present invention.

제2도는 본 발명의 다른 실시예를 도시하는 회로 구성도.2 is a circuit diagram showing another embodiment of the present invention.

제3도는 본 발명의 요부를 도시하는 회로 구성도.3 is a circuit diagram showing the main part of the present invention.

제4도는 종래 장치의 일예를 도시하는 회로 구성도.4 is a circuit diagram showing an example of a conventional device.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

2, 5 : 승산기 3, 22 : 가산기2, 5: multiplier 3, 22: adder

11, 16, 18 : 시리얼 억세스 메모리(SAM)11, 16, 18: Serial Access Memory (SAM)

12 : 다이나믹 랜덤 억세스 메모리(DRAM)12: Dynamic Random Access Memory (DRAM)

13 내지 15 : 어드레스 회로13 to 15: address circuit

20 : 프레임 메모리 23 : 1/2감쇄기20: frame memory 23: 1/2 attenuator

본 발명은, 예를들면 비디오 테이프 레코더나 텔레비젼 수상기 등에 화상처리를 행하는 경우등에 사용하기에 가장 적합한 영상 기억장치에 관한 것이다.The present invention relates to a video storage device most suitable for use when performing image processing on, for example, a video tape recorder or a television receiver.

본 발명은, 비디오 테이프 레코더나 텔레비젼 수상기 등에 있어서 화상처리를 하는 영상 기억장치에 있어서, 메모리 수단의 입력측에 입력 버퍼수단, 출력측에 제1 및 제2의 출력 버퍼수단을 설치하고, 입력 버퍼수단과 제1 또는 제2의 출력 버퍼수단의 최소한 한쪽을 비동기로 함으로써, 간단한 회로구성의 개선을 도모하도록 한 것이다.A video storage apparatus for performing image processing in a video tape recorder, a television receiver, or the like, comprising: input buffer means at an input side of a memory means, and first and second output buffer means at an output side; At least one of the first or second output buffer means is made asynchronous to improve the simple circuit configuration.

화상처리를 하는 종래의 영상 기억장치로서, 예를들면 제4도에 도시하는 바와 같은 것이 제안되고 있다. 즉, 같은 도면에 있어서, (1)은 영상신호가 공급되는 입력단자, (2)는 입력 신호에 계수 K(K＜1)를 부가하기 위한 승산기, (3)은 가산기, (4)는 입력신호를 1프레임 몫 지연하기 위한 프레임 지연회로 (5)는 프레임 지연회로(4)의 출력에 계수 10-K를 부가하기 위한 승산기, (6)은 패스트 인·패스트 아우트(이하, FIFO라 칭함)회로, (7)은 출력단자이다.As a conventional video storage device that performs image processing, for example, as shown in FIG. That is, in the same drawing, reference numeral 1 denotes an input terminal to which a video signal is supplied, 2 denotes a multiplier for adding a coefficient K (K <1) to an input signal, 3 denotes an adder, and 4 denotes an input. The frame delay circuit 5 for delaying the signal by one frame share is a multiplier for adding a coefficient 10-K to the output of the frame delay circuit 4, and 6 is a fast in fast out (hereinafter referred to as FIFO). Circuit 7 is an output terminal.

(2) 내지 (5)는 K를 시정수로 하는 일종의 로우패스 필터를 형성하고, 영상신호에 포함되는 잡음 성분을 저감하기 위한 잡음 저감회로를 구성하고 있다. 프레임 지연회로(4)로서는 범용의 다이나믹 랜덤 억세스메모리(이하, DRAM이라 칭함)이사용되고, 저속이므로 도시하지 않으나 그 입출력측에는 시리얼-패럴랜 변환회로 및 패럴랠-시리얼 변환회로가 설치되어 있다.(2) to (5) form a kind of low pass filter whose time constant is K, and constitute a noise reduction circuit for reducing noise components included in the video signal. As the frame delay circuit 4, a general-purpose dynamic random access memory (hereinafter referred to as DRAM) is used. Since it is a low speed, a serial-parallel conversion circuit and a parallel-serial conversion circuit are provided on the input / output side thereof.

FIFO회로(6)는 시간축 보정회로로서 사용되는 것으로, 입력되는 영상신호에 동기한 클럭에서 메모리에 기입되고, 이 기입용 클럭에 비동기로 외부적으로 설정한 기준이 되는 독출 클럭에서 메모리에 기입된 정보를 독출한다. 이 FIFO회로(6)도 저속의 것이 사용되므로, 그 입출력측에는 도시하지 않으나 시리얼-패럴랠 변환회로 및 패럴랠-시리얼 변환회로가 설치되어 있다.The FIFO circuit 6 is used as a time base correction circuit, which is written into a memory at a clock synchronized with an input video signal, and is written into a memory at a read clock serving as a reference externally set asynchronously to this writing clock. Read the information. Since the FIFO circuit 6 is also of a low speed, a serial-parallel conversion circuit and a parallel-serial conversion circuit are provided on the input / output side, although not shown.

그러나, 제4도와 같은 구성의 종래 장치의 경우, 잡음저감이나 시간축 보정등 화질을 개선하는데에 복수개의 메모리를 사용하고 있다. 즉 잡음저감에 프레임 메모리를 사용해서, 시간축 보정에 FIFO 메모리를 사용하고 있으므로, 회로구성이 복잡해져, 또는, 이들의 각 메모리에 대해서 제어회로를 필요로 하므로 주변회로도 복잡해지고, 시스템의 규모가 커져서 코스트적으로도 설계공수에도 좋지 않은 등의 결점이 있었다.However, in the conventional apparatus having the configuration as shown in FIG. 4, a plurality of memories are used to improve image quality such as noise reduction and time axis correction. In other words, the frame memory is used for noise reduction, and the FIFO memory is used for the time base correction. Therefore, the circuit configuration is complicated, or since the control circuit is required for each of these memories, the peripheral circuits are complicated, and the system size is increased and the cost is increased. The defect was that it was not good for the design work.

본 발명은 이와같은 점에 감안하여 이루어진 것으로, 간단한 회로구성으로 화질을 개선할 수 있는 영상기억장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of this point, and provides a video memory device capable of improving image quality with a simple circuit configuration.

본 발명에 의한 영상 기억장치는, 입력신호가 공급되는 입력 버퍼수단(11)과, 이 입력 버퍼수단의 출력이 공급되는 메모리 수단(12) 내지 (15)과 이 메모리 수단의 출력이 교대로 공급되는 제1 및 제2의 출력 버퍼수단(16), (18)을 구비하고, 상기 입력 버퍼수단과 상기 제1 또는 제2의 출력 버퍼수단의 최소한 한쪽을 비동기하도록 구성하고 있다.The video memory device according to the present invention has an input buffer means 11 to which an input signal is supplied, memory means 12 to 15 to which an output of the input buffer means is supplied, and an output of the memory means are alternately supplied. And first and second output buffer means 16 and 18, and at least one of the input buffer means and the first or second output buffer means is asynchronous.

입력 버퍼수단(11)과 제1 또는 제2의 출력버퍼수단(16), (18)의 최소한 한쪽을 비동기로 한다. 예를 들면 제1의 출력 버퍼수단을 입력 버퍼수단에 대해서 동기시켜, 제2의 출력 버퍼수단을 입력 버퍼 수단에 대해서 비동기로 한다. 입력 버퍼수단과 제2의 출력 버퍼수단이 비동기로 함으로써 시간축 보정의 기능이 달성이 되고, 입력 버퍼수단과 동기 하고 있는 제1의 버퍼수단의 출력을 입력 버퍼수단에 귀환함으로써 잡음 저감의 기능이 달성된다. 또한, 예를들면 입력 버퍼수단에 대해서 제1 및 제2의 출력 버퍼수단을 비동기로 하고, 제1 및 제2의 출력 버퍼수단을 동기시킨다. 입력 버퍼수단과 제1 및 제2의 출력 버퍼수단이 비동기로 되므로서 시간축 보정의 기능이 달성되고, 동기하고 있는 제1 및 제2의 출력 버퍼수단의 출력을 가산하여 1/2함으로써 빗살형 필터의 기능이 달성된다.At least one of the input buffer means 11 and the first or second output buffer means 16, 18 is made asynchronous. For example, the first output buffer means is synchronized with the input buffer means, and the second output buffer means is asynchronous with respect to the input buffer means. The function of time-base correction is achieved by making the input buffer means and the second output buffer means asynchronous, and the function of noise reduction is achieved by returning the output of the first buffer means synchronized with the input buffer means to the input buffer means. do. Further, for example, the first and second output buffer means are made asynchronous to the input buffer means, and the first and second output buffer means are synchronized. As the input buffer means and the first and second output buffer means become asynchronous, the function of time axis correction is achieved, and the comb-shaped filter is added by adding 1/2 of the outputs of the synchronized first and second output buffer means. Function is achieved.

다음에, 본 발명의 제반 실시예를 제1도 내지 제3도에 의거하여 상세히 설명을 한다.Next, an embodiment of the present invention will be described in detail with reference to FIGS. 1 to 3.

먼저, 본 발명에서 사용이 되는 프레임 메모리(또는 필드 메모리…이하 동일함)에 대해서 제3도를 참조하여 설명을 한다. (10)은 영상신호가 시리얼 데이터로서 공급된다. 입력단자로서, 이 입력단자(10)로부터의 시리얼 데이터는 입력 버퍼수단으로서의 라인 단위의 억세스 메모리(이하, SAM 이라칭함)에 기입용 클럭신호 CKW에 의거하여 차례로 기입이 된다. 이 SAM(11)에 데이터는, 라인 단위에서 DRAM(12)에 전송되고, 기입용 어드레스 회로(13)로 부터의 어드레스 신호에 의해 지정이 되는 DRAM(12)의 소정의 위치에 기입된다.First, the frame memory (or field memory ... same as below) used in the present invention will be described with reference to FIG. Denoted at 10 is a video signal as serial data. As the input terminal, serial data from the input terminal 10 is sequentially written to the line-based access memory (hereinafter referred to as SAM) as the input buffer means based on the write clock signal CKW. The data is sent to the SAM 12 in units of lines to the SAM 11 and written to a predetermined position of the DRAM 12 designated by the address signal from the address circuit 13 for writing.

제1의 독출용 어드레스 회로(14)로부터의 어드레스 신호에 의해 지정된 DRAM(12)의 소정의 위치에 기입되어 있는 내용이 라인 단위로 독출되고, 제1의 출력 버퍼 수단으로서의 SAM(16)에 전송된 정보는 독출용 클럭신호 CKR1가 공급될 때마다 1비트씩 시프트되어, 제1의 출력 OUT1로서 출력단자(17)에 끌어내어진다.The content written at a predetermined position of the DRAM 12 designated by the address signal from the first read address circuit 14 is read in units of lines and transferred to the SAM 16 as the first output buffer means. The obtained information is shifted by one bit each time the read clock signal CKR1 is supplied, and is drawn out to the output terminal 17 as the first output OUT1.

또한, 제2의 독출용 어드레스 회로(15)로 부터의 어드레스신호에 의해 지정된 DRAM(12)의 소정위치에 기입되어 있는 내용이 라인단위로 독출되고, 제2의 출력 버퍼수단으로서의 SAM(18)에 전송되어서 기입된다. SMA(18)에 전송된 정보는 독출용 클럭신호 CKR2가 공급될때마다 1비트씩 시프트되고, 제2의 출력 OUT2으로서 출력단자(19)에 끌어 내어진다. 또한, SAM(11), (16) 및 (18)은 같은 용량으로 되어 있다.Further, contents written at a predetermined position of the DRAM 12 designated by the address signal from the second read address circuit 15 are read out line by line, and the SAM 18 as the second output buffer means is read. Is sent to and written to. The information transmitted to the SMA 18 is shifted by one bit each time the read clock signal CKR2 is supplied, and is drawn out to the output terminal 19 as the second output OUT2. In addition, the SAMs 11, 16, and 18 have the same capacity.

제1 또는 제3도와 같은 프레임 메모리를 사용한 본 발명의 제1실시예를 도시하는 것으로, 여기에서는 시간축 보정의 기능과 잡음 경감의 기능을 동일한 프레임 메모리를 사용해서 달성하도록 한 것이다. 또한, 제1도에 있어서, 제4도와 대응하는 부분에는 동일부호를 붙여서, 그 상세한 설명은 생략한다.A first embodiment of the present invention using a frame memory as shown in FIG. 1 or FIG. 3 is shown. Here, the function of time axis correction and the noise reduction function are achieved using the same frame memory. In Fig. 1, parts corresponding to those in Fig. 4 are denoted by the same reference numerals, and detailed description thereof will be omitted.

제1도에 있어서, (20)은 제3도와 같은 구성의 프레임 메모리로서, 프레임 메모리(20)의 입력단자(10)를 가산기(3)의 출력측에 접속하여, 출력단자(17)를 승산기(5)의 입력측에 접속하고, 출력단자(19)를 출력단자(21)에 접속한다. 그래서, 프레임 메모리(20)내의 SAM(16)에 부가되는 독출용 클럭신호 CKR1를 SAM(11)에 부가되는 기입용 클럭신호 CKW와 동기시켜, 한편 SAM(18)에 부가되는 독출용 클럭신호 CKR2를 클럭 신호 CKR1 및 CKW와 비동기로 하고, 외부적으로 설정되는 기준신호로 한다. 또한, 클럭신호 CKR1 및 CKR2는 비동기이므로, 1라인(1H상당이나, 반드시 이것에 한정되지 않음)의 시간내에서 각각의 포트의 전송펄스가 중첩되지 않도록 하여둔다.In Fig. 1, reference numeral 20 denotes a frame memory having the configuration as shown in Fig. 3, and the input terminal 10 of the frame memory 20 is connected to the output side of the adder 3, and the output terminal 17 is multiplied by The output terminal 19 is connected to the output terminal 21 by connecting to the input side of 5). Thus, the read clock signal CKR1 added to the SAM 16 in the frame memory 20 is synchronized with the write clock signal CKW added to the SAM 11, while the read clock signal CKR2 added to the SAM 18. Is made asynchronous to the clock signals CKR1 and CKW and is used as a reference signal set externally. In addition, since the clock signals CKR1 and CKR2 are asynchronous, the transfer pulses of the respective ports are not overlapped within the time of one line (equivalent to 1H, but not necessarily limited thereto).

입력단자(10)로부터의 데이터를 클럭신호 CKW에 의거하여 SAM(11)에 기입한 후 DRAM(12)을 거쳐서 SAM(16)에 전송하여, 이것을 클럭신호 CKW와 동기한 클럭신호 CKR1로 독출함으로써 입력 데이터와 출력 데이터에는 실질적으로 1프레임 몫의 지연을 일으켜, 이것을 숭산기(56)를 거쳐서 가산기(3)에 공급함으로써 일종의 순회형 필터가 구성되고, 잡음 저감의 기능이 달성된다.The data from the input terminal 10 is written to the SAM 11 based on the clock signal CKW and then transferred to the SAM 16 via the DRAM 12, and is read out as the clock signal CKR1 synchronized with the clock signal CKW. The input data and the output data are substantially delayed by one frame, and are supplied to the adder 3 via the Sungsan 56 to form a kind of cyclic filter, thereby achieving a function of noise reduction.

또한, 지터성분을 포함하는 클럭신호 CKW에서 데이터를 SAM(11)에 기입하고, 지터성분이 없는 고정기준 클럭신호 CKR2에서 SAM(18)로부터 데이터를 독출함으로써, 시간축 보정의 기능이 달성된다.Further, the function of time axis correction is achieved by writing data to the SAM 11 in the clock signal CKW including the jitter component, and reading data from the SAM 18 in the fixed reference clock signal CKR2 having no jitter component.

제2도는 제3도와 같은 프레임 메모리를 사용한 본 발명의 제2실시예를 도시한 것으로, 여기에서는 시간축 보정의 기능과 빗살형 필터의 기능을 동일한 프레임 메모리를 사용해서 달성하도록 한 것이다.FIG. 2 shows a second embodiment of the present invention using the frame memory as shown in FIG. 3, where the function of time axis correction and the function of the comb filter are achieved using the same frame memory.

본 실시예에서는 출력단자(17) 및 (19)를 가산기(22)의 각 입력단자에 접속하여, 가산기(22)의 출력쪽으로 1/2감쇄기(23)를 설치한다. 그래서, 프레임 메모리(20) 내의 SAM(11)에 부가되는 기입용 클럭신호 CKW와 SAM(16) 및 (18)에 부가되는 독출용 클럭신호 CKR1 및 CKR2를 비동기로 하고, 클럭신호 CKR1 및 CKR2는 동기시켜, 외부적으로 기준신호로 한다. 또한 클럭신호 CKW와 클럭신호 CKR1 및 CKR2는 비동기이므로, 이 경우도 1라인의 시간내에서 각각의 포트의 전송 펄스가 겹쳐지지 않도록 하여 둔다.In this embodiment, the output terminals 17 and 19 are connected to each input terminal of the adder 22, and a half attenuator 23 is provided toward the output of the adder 22. As shown in FIG. Thus, the write clock signals CKW added to the SAM 11 in the frame memory 20 and the read clock signals CKR1 and CKR2 added to the SAMs 16 and 18 are asynchronous, and the clock signals CKR1 and CKR2 Synchronize to make a reference signal externally. The clock signal CKW and the clock signals CKR1 and CKR2 are asynchronous, so in this case, the transfer pulses of the respective ports are not overlapped within the time of one line.

본 실시예에서도, 지터성분을 포함하는 클럭신호 CKW에서 데이타를 SAM(11)에 기입하여, 지터성분이 없는 고정기준 클럭신호 CKR1 및 CKR2에서 SAM(16) 및 (18)으로부터 데이터를 독출함으로써 시간축 보정의 기능이 달성된다.Also in this embodiment, the time axis is written by writing data to the SAM 11 in the clock signal CKW including the jitter component, and reading data from the SAMs 16 and 18 in the fixed reference clock signals CKR1 and CKR2 having no jitter component. The function of correction is achieved.

또한, 영상신호는 휘도신호 Y와 색신호C로 형성되나 색신호 C는 1라인마다 반전하고 있으므로 현재의 라인의 영상신호를 Y+C라하면, 다음의 라인의 영상신호는 Y-C로 나타내어진다. 거기에서 양자를 가산하여 1/2하면

로되며, Y를 분리할 수 있다. 거기에서, 본 실시예에서는 동기하고 있는 라인단위의 SAM(16) 및 (18)의 각 출력을 가산기(22)로 가산하여, 그 가산 출력을 1/2 감쇄기(23)로 1/2한다. 그러면, 출력 단자(21)에는 분리된 휘도신호만이 얻어진다. 즉, 빗살형 필터와 동일한 기능이 달성된 것으로 된다.In addition, the video signal is formed of the luminance signal Y and the color signal C, but the color signal C is inverted for each line. Therefore, if the video signal of the current line is Y + C, the video signal of the next line is represented by YC. If you add protons from there and 1/2

Y can be separated. In this embodiment, the respective outputs of the synchronized

line units SAM

16 and 18 are added to the adder 22, and the added output is 1/2 to the 1/2 attenuator 23. Then, only the separated luminance signal is obtained in the output terminal 21. In other words, the same function as that of the comb filter is achieved.

상술하는 바와같이 본 발명에 의하면, 메모리 수단의 입력측에 입력 버퍼수단, 출력측으로 제1 및 제2의 출력 버퍼 수단을 설치해서, 입력 버퍼수단과 제1 또는 제2의 출력 버퍼수단의 최소한 한쪽을 비동기함으로써, 단일의 메모리로 주변의 제어회로를 복잡하게 하는 일이 없이, 시간축 보정의 기능, 잡음 저감의 기능, 빗살형 필터의 기능을 달성할 수 있고, 따라서 화질의 개선이 이루어지고, 또한, 회로구성도 간략화된다.As described above, according to the present invention, the input buffer means and the first and second output buffer means are provided on the input side of the memory means, and at least one of the input buffer means and the first or second output buffer means is provided. By asynchronous, the function of time axis correction, the noise reduction function, and the function of the comb-shaped filter can be achieved without complicating the surrounding control circuit with a single memory, thereby improving the image quality, and The circuit configuration is also simplified.

Claims

An input buffer means to which an input signal is supplied, a memory means to which an output of the input buffer means is supplied, and first and second output buffer means to which an output of the memory means is alternately supplied; And one of the first and second output buffer means are asynchronous.