KR950005490B1 - Enhancement/deplection type fet and its making method - Google Patents
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Abstract
Description
제1도(a) 내지 (e)는 종래의 인헨스먼트형/디플리션형 전계효과 트랜지스터의 제조 공정도이다.1A to 1E are manufacturing process diagrams of a conventional enhancement type / depth field effect transistor.
제2도(a) 내지 (e)는 이 발명의 실시예에 다른 인헨스먼트형/디플리션형 전계효과 트랜지스터의 제조 공정도이다.2 (a) to (e) are process charts for manufacturing an enhancement / depth field effect transistor according to the embodiment of the present invention.
제3도는 이 발명의 실시예에 따른 인헨스먼트형/디플리션형 전계효과 트랜지스터 브이-그로브 게이트 구조를 나타낸 확대 단면도이다.3 is an enlarged cross-sectional view illustrating an enhancement / depletion type field effect transistor V-grove gate structure according to an embodiment of the present invention.
이 발명은 디지털 집적회로에 사용되는 화합물 반도체 전계효과 트랜지스터에 관한 것으로, 더욱 상세하게는 게이트 구조가 브이-그로브(V-groove)형인 인헨스먼트(enhancement)형/디플리션(depletion)형 전계효과 트랜지스터(이하 E/D FET라 한다)의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to compound semiconductor field effect transistors used in digital integrated circuits, and more particularly to enhancement / depletion type gate structures having a V-groove type. A method of manufacturing a field effect transistor (hereinafter referred to as an E / D FET).
정보사회의 발달은 초고속 컴퓨터, 초고주파 및 광통신 분야에서 고성능의 반도체 장치를 요구하게 되었다. 기준 실리콘(Si)을 이용한 소자로는 이러한 필요성을 만족시키는데 기술적 한계가 있기 때문에 물질 특성이 우수한 화합물 반도체에 관한 연구가 활발히 진행되고 있다.The development of the information society has demanded high performance semiconductor devices in the fields of high speed computers, high frequency and optical communication. As a device using reference silicon (Si) has technical limitations in satisfying such a need, researches on compound semiconductors having excellent material properties have been actively conducted.
그 중에서 큰 비중을 두는 기술은 다수 케리어가 금속-반도체 접촉사이를 전송하게 되는 금속 반도체 전계효가 트랜지스터(MESFET) 분야이다.The most significant of these technologies is the field of metal semiconductor field-efficiency transistors (MESFETs), in which a large number of carriers transfer between metal-semiconductor contacts.
통상적으로 금속 반도체 전계효과 트랜지스터는 반절연성 GaAs 기판 위에 소스, 드레인 전극이 오믹접촉(Ohmic contact)되어 있고, 이들 전극 사이에 형성된 채널층 위에 게이트 전극이 쇼트키 접촉(Schottky contact)되어 있다. 이 게이트 전극에 전압을 인가하면, 인가되는 전압의 세기에 따라 채널층의 공핍영역의 두께가 변화되고, 이로써 채널층을 통해 흐르는 소스, 드레인 간의 전류를 제어한다. 그리고 소스, 드레인 전극 밑에는 오믹저항을 낮게 할 목적으로 n+형의 불순물 영역인 오믹층이 형성된다.In the metal semiconductor field effect transistor, a source and a drain electrode are in ohmic contact on a semi-insulating GaAs substrate, and a gate electrode is in Schottky contact on a channel layer formed between the electrodes. When a voltage is applied to the gate electrode, the thickness of the depletion region of the channel layer changes according to the intensity of the applied voltage, thereby controlling the current between the source and the drain flowing through the channel layer. An ohmic layer, which is an n + type impurity region, is formed under the source and drain electrodes to lower the ohmic resistance.
이러한 화합물 반도체 전계효과 트랜지스터는 이용목적에 따라서 여러 가지 종류로 제작되고 있다. 이 발명과 직접관련이 있는 인헨스먼트형(E-type)과 디플리션형(D-type) 전계효과 트랜지스터가 동일 기판에 형성된 이른바 E/D FET의 일예는 IEEE/1986년 P11-P14, GaAs IC symposium 문헌에 제안되어 있다.Such compound semiconductor field effect transistors are manufactured in various kinds according to the purpose of use. An example of a so-called E / D FET in which an enhancement type (E-type) and depletion type (D-type) field effect transistor directly related to the present invention is formed on the same substrate is IEEE / 1986 P11-P14, GaAs. Proposed in the IC symposium literature.
상기 문헌에 제안된 종래의 E/D FET를 제1도(a) 내지 (e)를 참조하여 간략히 설명한다.The conventional E / D FET proposed in the above document will be briefly described with reference to FIGS. 1 (a) to (e).
제1도(a)에 나타낸 바와 같이, 반절연성 GaAs 기판(10) 위에 850Å 정도의 두께로 실리콘 질화막(Si3N4)(11)을 플라즈마 증착한다. n형 이온, 예를 들어 Si 등을 인헨스먼트 영역(e)에 1차 이온주입하여 제1채널층(13a)을 형성한다. 그리고 같은 방법으로 디플리션 영역(d)에 포토레지스터 패턴(12a)으로 마스킹하고 선택적으로 2차 이온주입하여 제2채널층(13b)을 형성한다. 이때, 인헨스먼트 영역(e) 및 디플리션 영역(d)에 형성되는 제1 및 제2채널층(13a), (13b)은 그 두께가 달리 형성된다. 즉, 1차 이온주입 및 2차 이온주입 조건을 달리하여 제1채널층(13a)의 두께를 제2채널층(13b)의 두께보다 작게 형성한다. 이는 디플리션형 FET가 게이트 소스간 전압(VGS)이 제로인 상태에서도 드레인 전류가 흐르고, 게이트 전압으로 역바이어스를 인가하지 않는 한 컷오프하지 않는 FET로서 동작하도록 채널층의 두께를 조절해 주어야 하기 때문이다.As shown in FIG. 1A, a silicon nitride film (Si 3 N 4 ) 11 is plasma deposited on the semi-insulating GaAs substrate 10 to a thickness of about 850 Å. The first channel layer 13a is formed by primary ion implantation of n-type ions such as Si or the like into the enhancement region e. In the same manner, the second channel layer 13b is formed by masking the photoresist pattern 12a on the depletion region d and selectively implanting secondary ions. At this time, the thicknesses of the first and second channel layers 13a and 13b formed in the enhancement region e and the depletion region d are different. That is, the thickness of the first channel layer 13a is made smaller than the thickness of the second channel layer 13b by varying the primary ion implantation and secondary ion implantation conditions. This is because the thickness of the channel layer must be adjusted so that the depletion type FET can operate as a FET which does not cut off unless a drain current flows even when the gate-source voltage VGS is zero and a reverse bias is applied to the gate voltage. .
상디 제1 및 제2채널층(13a), (13b)의 형성 후, 제1도(b)와 같이 포토레지스터 패턴(12a) 및 버퍼용 실리콘 질화막(11)을 제거하고, 그 결과적 구조의 기판(10) 전면에 텅스텐 나이트라이드(W0.96N0.04)층을 반응성 스퍼터링(Sputtering)법으로 증착한다. 그 다음 상기 텅스텐 나이트라이드층 상의 게이트 전극 형성부분에 니켈(Ni) 패턴, 즉 캡메탈(Cap metal)(15)을 통상의 리프트 오프 공정으로 증착한다. 이 캡메탈(15)을 에칭 마스크로 반응성 이온에칭(RIE)을 하여 이후 게이트 전극이 될 WN층(14)을 형성한다.After the first and second channel layers 13a and 13b are formed, the photoresist pattern 12a and the buffer silicon nitride film 11 are removed as shown in FIG. (10) A tungsten nitride (W 0.96 N 0.04 ) layer is deposited on the entire surface by reactive sputtering. Then, a nickel (Ni) pattern, that is, a cap metal 15, is deposited on the gate electrode forming portion on the tungsten nitride layer by a conventional lift-off process. This capmetal 15 is subjected to reactive ion etching (RIE) using an etching mask to form a WN layer 14 to be a gate electrode.
이때, 에칭 후의 구조는 반응성 이온에칭시 거의 에칭되지 않는 캡메탈(15)에 비해 WN층(14)의 측벽이 0.2μm 정도 안쪽으로 더 에칭된다. 이 때문에 WN층(14)의 에칭 후 결과적 구조로서 WN층(14)과 그 위의 캡메탈(15)이 전체적으로 T자형의 구조를 갖는다. 이 T자형의 구조는 후속되는 n+오믹층 형성시의 자기정합에 의한 이온주입을 위한 것이다. n+오믹층은 후술된다.At this time, in the structure after etching, the sidewall of the WN layer 14 is further etched inward by about 0.2 μm compared with the capmetal 15 which is hardly etched during reactive ion etching. For this reason, as a resultant structure after the etching of the WN layer 14, the WN layer 14 and the cap metal 15 thereon have a T-shaped structure as a whole. This T-shaped structure is for ion implantation by self-matching in subsequent formation of n + ohmic layer. The n + ohmic layer is described later.
그 다음, 제1도(c)에 나타낸 바와 같이 소스, 드레인 영역을 정의하기 위한 포토레지스터 패턴(12b)을 형성하고, 이 포토레지스터 패턴(12b)과 캡메탈/게이트(15/14)를 이온주입 마스크로하여 예를 들어 Si 등의 이온을 선택적으로 주입하여 자기정합적으로 n+형 오믹층, 즉 소스, 드레인 영역(16)을 형성한다.Next, as shown in FIG. 1C, a photoresist pattern 12b for defining source and drain regions is formed, and the photoresist pattern 12b and the capmetal / gate 15/14 are ionized. An implantation mask selectively implants ions such as Si to form an n + type ohmic layer, that is, a source and a drain region 16 in a self-aligned manner.
계속해서 제1도(d)에 나타낸 바와 같이 포토레지스터 패턴(12b)과 캡메탈(15)을 제거하고, 그 결과적 구조 위에 굴절률 1.55의 실리콘 질화막 등을 형성한 후, 이온주입 공정으로 주입된 이온을 활성화하기 위하여 810℃에서 20분간 어닐링을 한다.Subsequently, as shown in FIG. 1 (d), the photoresist pattern 12b and the cap metal 15 are removed, a silicon nitride film having a refractive index of 1.55 and the like are formed on the resulting structure, and the ions implanted by the ion implantation process. Anneal for 20 minutes at 810 ℃ to activate the.
어닐링 공정을 한 다음, 통상의 리프트 오프(Lift off)공정을 사용하여 2층의 오믹전극재료, 예를 들어 하층이 AuGe, 상층이 Ni인 AuGe/Ni막을 n+오믹층(16) 상에 형성한다.After the annealing process, a two-layer ohmic electrode material, for example, AuGe / Ni film having a lower layer of AuGe and an upper layer of Ni is formed on the n + ohmic layer 16 using a conventional lift off process. do.
이렇게 하여 GaAs 기판(10)의 소스, 드레인 영역, 즉 n+오믹층(16)과 오믹접촉하는 AuGe/Ni막, 즉 소스, 드레인 전극(17)을 형성한 후 얼로잉(Alloying)한다.In this way, an AuGe / Ni film that is in ohmic contact with the source and drain regions of the GaAs substrate 10, that is, the n + ohmic layer 16, that is, the source and drain electrodes 17 are formed and then alloyed.
이로써 인헨스먼트 영역(e) 상에서 E형 FET가 형성되고, 디플리션 영역(d) 상에는 D형 FET가 형성된다.As a result, an E-type FET is formed on the enhancement region e, and a D-type FET is formed on the depletion region d.
마지막으로 제1도(e)에 나타낸 바와 같이 0.6μm 정도의 두께로 TiPdAu를 증착하고 리프트 오프하여 각 E/D FET간의 소스, 드레인 전극(17)을 전기적으로 결선하는 메탈배선(18)을 형성한다.Finally, as shown in FIG. 1 (e), TiPdAu is deposited and lifted off to a thickness of about 0.6 μm to form a metal wiring 18 electrically connecting the source and drain electrodes 17 between the respective E / D FETs. do.
이와 같은 방법으로 제조되는 종래의 E/D FET는 인헨스먼트 영역(E) 및 디플리션 영역(d)에 두께가 다른 제1 및 제2채널층(13a), (13b)을 형성하기 위하여 2차례에 걸친 이온주입공정이 필수적이다.The conventional E / D FET manufactured in this manner is used to form the first and second channel layers 13a and 13b having different thicknesses in the enhancement region E and the depletion region d. Two ion implantation processes are essential.
그리고 자기정합에 의한 이온주입공정의 달성을 위해 WN층/Ni 캡메탈의 T자형의 이중 금속층 구조를 형성하고 있다. 이러한 미세선폭을 갖는 T자형의 이중 금속층 구조는 이미 언급되었듯이 캡메탈, 즉 니켈 에칭 마스크를 이용한 텅스텐 나이트라이드의 측면 에칭으로 게이트 길이를 결정하게 되므로 선폭조절이 어려워 재현성이 좋지 않다.In order to achieve the ion implantation process by self matching, a T-shaped double metal layer structure of WN layer / Ni cap metal is formed. As described above, the T-shaped double metal layer structure having a fine line width has a gate length determined by side etching of tungsten nitride using a capmetal, that is, a nickel etching mask, so that the line width is difficult to control and the reproducibility is not good.
또한, 상기 T자형의 이중 금속층 구조의 하부층인 WN층, 즉 게이트 전극(14)은 제1 및 제2채널층(13a), (13b), 오믹층(16) 등의 활성화를 위한 어닐링공정시 오믹접촉화하여 쇼트키접촉 특성을 필요로 하는 반도체 집적회로 제작시 재현성이 나쁜 문제점이 있다.In addition, the WN layer, that is, the gate electrode 14, which is a lower layer of the T-shaped double metal layer structure, may be formed during an annealing process for activating the first and second channel layers 13a, 13b, and the ohmic layer 16. There is a problem in that reproducibility is bad when fabricating a semiconductor integrated circuit requiring a schottky contact characteristic by using ohmic contact.
이 발명의 목적은 V-그로브형의 게이트 구조로 높은 상호 컨덕턴스 및 낮은 턴온 저항을 갖는 특성이 우수한 E/D FET를 제공하는데 있다.An object of the present invention is to provide an E / D FET having excellent characteristics having high mutual conductance and low turn-on resistance with a V-groove gate structure.
이 발명의 다른 목적은 채널층 형성을 위한 이온주입공정을 줄여 공정이 단순한 E/D FET의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method for manufacturing an E / D FET having a simple process by reducing an ion implantation process for forming a channel layer.
상기 목적을 달성하기위한 이 발명은 ＜100＞ 결정방향을 갖는 화합물 반도체 기판과, 상기 기판상에 그 폭과 깊이가 다른 제1 및 제2V-그루브가 각각 형성된 제1채널층 및 제2채널층과, 상기 제1채널층 및 제2채널층 각각의 양쪽에 형성된 제1 및 제2소스, 드레인 영역과, 상기 제1 및 제2V-그루브상에 각각 형성되는 제1 및 제2게이트 전극과, 상기 제1 및 제2소스, 드레인 영역상에 형성된 소스, 드레인 전극과, 상기 제1 및 제2소스, 드레인 전극을 전기적으로 배선하는 배선메탈을 포함하는 것을 특징으로 하는 인헨스먼트형/디플리션형 전계효과 트랜지스터를 제공한다.The present invention for achieving the above object is a compound semiconductor substrate having a <100> crystal direction, and the first channel layer and the second channel layer each having a first and second V-grooves having different widths and depths are formed on the substrate. First and second source and drain regions formed on both of the first channel layer and the second channel layer, and first and second gate electrodes respectively formed on the first and second V-grooves; And source / drain electrodes formed on the first and second sources and drain regions, and a wiring metal for electrically wiring the first and second sources and drain electrodes. Provided is a shunt field effect transistor.
상기 목적을 달성하기 위한 이 발명은 ＜100＞ 결정방향을 갖는 화합물 반도체 기판상에 버퍼용 실리콘 질화막을 형성하고, 그 위에 포토레지스터를 도포하여 인헨스먼트 영역 및 디플리션 영역을 정의하는 개구부를 형성하는 공정과, 상기 개구부로 이온주입하여 상기 인헨스먼트 영역 및 디플리션 영역의 각각에 제1 및 제2채널층을 형성하는 공정과, 상기 포토레지스터를 제거하고 제차 포토 마스크를 형성하고 이온주입하여 상기 제1 및 제2채널층 각각의 양쪽에 제1 및 제2소스, 드레인 영역을 형성하는 공정과, 상기 포토 마스크 및 버퍼용 실리콘 질화막을 제거하고 기판 전면에 또다시 실리콘 질화막을 형성하고 어닐링하는 공정과, 이중 포토레지스터를 사용한 리프트 오프 공정으로 상기 제1 및 제2소스, 드레인, 드레인 영역상에 제1 및 제2소스, 드레인 전극을 형성하는 공정과, 게이트 전극이 형성될 부분에 실리콘 질화막을 개구하고 습식식각하여 상기 제1채널층 및 제2채널층의 각각에 제1V-그루브 및 제2V-그루브를 형성하는 공정과, 리피트 오프 공정으로 상기 제1 및 제2V-그루브상에 게이트 전극을 형성함과 동시에 상기 제1 및 제2소스, 드레인 전극을 전기적으로 배선하는 배선메탈을 형성하는 공정을 포함하는 것을 특징으로 하는 인헨스먼트형/디플리션형 전계효과 트랜지스터의 제조방법을 제공한다.The present invention for achieving the above object is to form a silicon nitride film for a buffer on a compound semiconductor substrate having a <100> crystal direction, and to apply an photoresist thereon to define an opening defining a region of enhancement and depletion. Forming the first and second channel layers in each of the enhancement region and the depletion region by removing the photoresist and forming a secondary photo mask. Implanting to form first and second source and drain regions in each of the first and second channel layers, removing the photomask and the silicon nitride film for the buffer, and forming a silicon nitride film over the entire surface of the substrate; The first and second sources on the first and second sources, drains, and drain regions by an annealing process and a lift-off process using a double photoresist Forming a lane electrode, forming a first V-groove and a second V-groove in each of the first channel layer and the second channel layer by opening and wet etching a silicon nitride film in a portion where the gate electrode is to be formed; And forming a gate metal on the first and second V-grooves in a repeat off process and simultaneously forming a wiring metal for electrically wiring the first and second source and drain electrodes. Provided is a method of manufacturing an enhancement / depth field effect transistor.
이하, 첨부한 도면을 참조하여 이 발명에 따른 E/D FET의 실시예를 상세히 설명한다.Hereinafter, embodiments of the E / D FET according to the present invention will be described in detail with reference to the accompanying drawings.
먼저, 이 발명의 E/D FET의 결과적 구조를 제2도(e)의 단면도에서 살펴보면, ＜100＞ 결정방향을 갖는 반절연성 GaAs 기판(20)상의 인헨스먼트 영역(e)에는 E형 FET가 형성되어 있고, 디플리션 영역(d)에는 D형 FET가 형성되어 있다. E형 FET 및 D형 FET는 상기 반절연성 GaAs 기판(20)상에 각각의 소스, 드레인 전극(27a), (27b)이 오믹접촉(Ohmic contact)되어 있고, 이들 전극 사이에 형성된 제1채널층(23a) 및 제2채널층(23b)상에는 제1 및 제2V-그로브가 형성되어 있다. 상기 제1 및 제2V-그루브상에 각각 게이트 전극(24a), (24b)이 쇼트키 접촉(Schottky contact)되어 있다. 그리고 소스, 드레인 전극(27a), (27b)밑에는 오믹저항을 낮게 할 목적으로 n+형의 불순물 영역인 오믹층(26a), (26b)이 형성되어 있다.First, referring to the resulting structure of the E / D FET of the present invention in the cross-sectional view of FIG. 2E, the E-type FET is formed in the enhancement region e on the semi-insulating GaAs substrate 20 having a <100> crystallographic direction. Is formed, and a D-type FET is formed in the depletion region d. In the E-type FET and the D-type FET, each source, drain electrode 27a, 27b is in ohmic contact on the semi-insulating GaAs substrate 20, and a first channel layer is formed between the electrodes. First and second V-grooves are formed on the 23a and the second channel layers 23b. Gate electrodes 24a and 24b are in Schottky contact on the first and second V-grooves, respectively. Under the source and drain electrodes 27a and 27b, ohmic layers 26a and 26b, which are n + type impurity regions, are formed for the purpose of lowering ohmic resistance.
여기서, 이 발명의 특징적인 구조인 V-그로브 게이트 구조를 더욱 명확히 나타내는 제3도에 의하면, 두께(d1)의 채널층(23)상에 V-그로브(31)가 형성되고, 이 V-그로브(31)상에 V-그로브형의 게이트 전극(24)이 쇼트키 접촉하고 있다.Here, according to FIG. 3 showing the V-groove gate structure which is the characteristic structure of this invention more clearly, the V-groove 31 is formed on the channel layer 23 of thickness d1, and this V The gate electrode 24 of the V-groove type is in Schottky contact on the groove 31.
종래의 플래너형의 경우, 이미 언급하였듯이 게이트 전극 하부의 채널층 두께(d1)로 FET의 타입(type)을 결정하였지만, 상기의 V-그로브 구조를 갖는 FET의 타입은 V-그로브(31) 하부의 첨점과 채널층(23)의 밑면간의 두께(d2)로 결정된다.In the case of the conventional planar type, as mentioned above, the type of the FET is determined by the channel layer thickness d1 under the gate electrode, but the type of the FET having the above-described V-groove structure is V-groove 31. ) Is determined by the thickness d2 between the bottom point of the bottom and the bottom surface of the channel layer 23.
즉, 인헨스먼트 영역(e)의 제1채널층 두께(d2)는 디플리션 영역(d)의 제2채널층의 두께(d2)보다 작게 형성함으로써 달성된다. 구체적인 형성 방법은 후술된다.That is, the first channel layer thickness d2 of the enhancement region e is achieved by forming smaller than the thickness d2 of the second channel layer of the depletion region d. The specific formation method is mentioned later.
상기 구성의 이 발명에 따른 E/D FET는 V-그로브 게이트 구조가 같은 크기의 종래의 플레너형 게이트 구조보다 등가 채널길이가 짧아 트랜스 컨덕턴스가 우수하여 플레너형 게이트 구조를 채택한 종래의 E/D FET에 비해 특성이 우수하다.The E / D FET according to the present invention having the above-described configuration has a shorter equivalent channel length than the conventional planar gate structure having the same V-groove gate structure, so that the transconductance is excellent, and thus the conventional E / D FET adopting the planar gate structure. It is superior to FET.
상기의 E/D FET는 제조 공정도에 따라 이하에 설명되는 실시예의 제조 방법에서 더욱 명확해 질 것이다.The above E / D FETs will become clearer in the manufacturing method of the embodiment described below according to the manufacturing flowchart.
제2도(a) 내지 (e)는 이 발명의 제조방법으로 제공되는 E/D FET의 예를 보인 단면도이다.2 (a) to 2 (e) are cross-sectional views showing examples of E / D FETs provided by the manufacturing method of the present invention.
출발 재료는 결정방향이 ＜100＞인 반절연성 GaAs 기판으로 한다. 그러나 InP 등의 반도체 기판을 목적에 따라 사용될 수 있다.The starting material is a semi-insulating GaAs substrate whose crystal direction is <100>. However, a semiconductor substrate such as InP may be used depending on the purpose.
제2도(a)에 나타낸 바와 같이, 상기 반절연성 GaAs 기판(20) 위에 850Å 정도의 두께로 실리콘 질화막 (Si3N4)(21)을 플라즈마 증착한다.As shown in FIG. 2A, a silicon nitride film (Si 3 N 4 ) 21 is plasma deposited on the semi-insulating GaAs substrate 20 to a thickness of about 850 Å.
그리고 인헨스먼트 영역(e) 및 디플리션 영역(d)이 형성될 부분을 정의하는 포토레지스터 패턴(23a)을 형성한다.The photoresist pattern 23a defining a portion where the enhancement region e and the depletion region d are to be formed is formed.
상기 포토레지스터 패턴(23a)을 마스크로하여 n형 이온, 예를 들어 Si 등을 선택적으로 이온주입하여 인헨스먼트 영역(e) 및 디플리션 영역(d)에 제1 및 제2채널층(23a), (23b)을 형성한다. 이때, 이온주입 조건은 주입에너지 40∼150KeV 도우즈량 1×1012∼1×1013cm-2의 조건으로 한다.By selectively ion implanting n-type ions, for example Si, using the photoresist pattern 23a as a mask, the first and second channel layers may be formed in the enhancement region e and the depletion region d. 23a) and 23b are formed. At this time, the ion implantation conditions are the conditions of the injection energy 40 ~ 150 KeV dose amount 1 × 10 12 ~ 1 × 10 13 cm -2 .
상기 제1 및 제2채널층(23a), (23b)를 형성한 후, 이온주입 마스크로 이용된 포토레지스터 패턴(22a)을 제거하고, 제2도(b)와 같이 n+오믹층, 즉 소스, 드레인 영역을 만들어 주기 위하여 다른 포토레지스터 패턴(22b)을 형성한다. 상기 포토레지스터 패턴(22b)를 마스크로하여 n형 이온, 예를 들어 Si 등을 선택적으로 이온주입하여 인헨스먼트 영역(e) 및 디플리션 영역(d)에 제1 및 제2소스, 드레인 여역(26a), (26b)을 형성한다. 이때, 이온주입 조건은 주입에너지 1000∼150KeV 도우즈량 1×1012∼1×1014cm-2로 한다.The first and the second channel layer (23a), after forming a (23b), removing the photoresist pattern (22a) used as an ion implantation mask, and the second degree n + ohmic layer as in (b), i.e. Another photoresist pattern 22b is formed to form source and drain regions. By selectively ion implanting n-type ions, for example, Si, using the photoresist pattern 22b as a mask, first and second sources and drains are provided in the enhancement region e and the depletion region d. To form the areas 26a, 26b. At this time, the ion implantation conditions are 1000 to 150 KeV doses of implantation energy of 1 × 10 12 to 1 × 10 14 cm -2 .
이렇게 n+오믹층, 즉 제1 및 제2소스, 드레인 영역(26a), (26b)을 형성한 후, 포토레지스터 패턴(22b)을 제거하고, 그 다음 제2도(c)와 같이 이온주입시 기판 보호를 위한 버퍼용 제1실리콘 질화막(21a)을 제거한다. 화학기상증착법(CVD)으로 다시 제2실리콘 질화막(21b)을 형성한다. 이 제2실리콘 질화막(21b)은 후속되는 어닐링 공정시 외부확산(Out diffusion)을 방지하기 위한 것이다.After forming the n + ohmic layers, i.e., the first and second source, drain regions 26a and 26b, the photoresist pattern 22b is removed and then ion implanted as shown in FIG. The first silicon nitride film 21a for the buffer for protecting the substrate is removed. The second silicon nitride film 21b is formed again by chemical vapor deposition (CVD). The second silicon nitride film 21b is intended to prevent out diffusion in the subsequent annealing process.
제2실리콘 질화막(21b)를 형성 후, n+오믹층을 활성하시키기 위해 850℃ 15분 정도에서 어닐링(annealing)을 한다.After forming the second silicon nitride film 21b, annealing is performed at about 850 ° C. for 15 minutes to activate the n + ohmic layer.
계속해서 도시하지 않은 더블 포토레지스터 패턴을 이용한 리프트 오프(Lift off)법으로 제2실리콘 질화막(21b)에 개구부를 형성함과 동시에 n+오믹층(26a), (26b)과 오믹접촉하는 소스, 드레인 전극(27a), (27b)을 형성한다. 이때, 오믹전극 재료로는 AuGe/Ni 등을 사용할 수 있다.Subsequently, an opening is formed in the second silicon nitride film 21b by a lift off method using a double photoresist pattern (not shown), and the source and drain in ohmic contact with the n + ohmic layers 26a and 26b. The electrodes 27a and 27b are formed. At this time, AuGe / Ni may be used as the ohmic electrode material.
소스, 드레인 전극(27a), (27b)을 형성한 후 제1 및 제2채널층(23a), (23b)과 대응된 부분상에 포토공정으로 제2실리콘 질화막(21b)을 에칭하여 게이트 정의를 위한 에칭 개구부를 형성한다.After the source and drain electrodes 27a and 27b are formed, the second silicon nitride film 21b is etched by a photo process on portions corresponding to the first and second channel layers 23a and 23b to define a gate. Forming an etching opening for
그 다음, HCl계 에천트 예를 들어 Hcl:H2O2(30:H2O=1:1:9으로 에칭공정을 실시한다. 그 다음 에칭 공정시 마스크로 사용된 상기 제2실리콘 질화막(21b)를 제거하면 그 결과적 구조는 제2도(d)와 같다.Then, an etching process is performed with an HCl etchant, for example, Hc l : H 2 O 2 (30: H 2 O = 1: 1: 9. Then, the second silicon nitride film used as a mask in the etching process If (21b) is removed, the resulting structure is shown in FIG. 2 (d).
상기 에칭공정은 그 특성상 ＜100＞ 방향의 기판에서 약 54° 정도의 기울기로 V-그로브(31)가 형성되고, 또한 V-그로브(31) 형성 후에는 자동적으로 에칭공정이 정지하게 된다.In the etching process, the V-groove 31 is formed at an inclination of about 54 ° on the substrate in the <100> direction, and the etching process is automatically stopped after the V-grove 31 is formed. .
이미 언급되었듯이 E형 FET와 D형 FET의 유효 채널길이를 다르게 형성하기 위하여 인헨스먼트 영역(e)의 V-그로브는 디플리션 영역(d)의 V-그로브 보다 그 폭 및 깊이를 더욱 크게 형성한다. 이때, V-그루브의 폭 및 깊이의 결정은 인헨스먼트 영역(e) 및 디플리션 영역(d)의 상기 에칭 개구부의 폭을 달리 형성함으로써 가능하다. 이 에칭 개구부의 폭은 소자특성에 따라 다르겠지만 인헨스먼트의 경우 1∼1.5μm, 디플리션의 경우 0.8∼1.3μm가 바람직하다.As already mentioned, in order to form different effective channel lengths of the E-type FET and the D-type FET, the V-groove of the enhancement region e has a width and depth greater than that of the depletion region d. To form larger. At this time, the determination of the width and depth of the V-groove is possible by differently forming the widths of the etching openings of the enhancement region e and the depletion region d. Although the width of the etching opening varies depending on the device characteristics, it is preferably 1 to 1.5 µm for enhancement and 0.8 to 1.3 µm for deflation.
마지막으로 통상의 리프트 오프 공정으로 상기 제1 및 제2V-그로브상에 각각 제1 및 제2게이트 전극(24a), (24b)을 형성한다. 이때, E형 FET와 D형 FET의 제1 및 제2소스, 드레인 영역(27a), (27b)을 전기적으로 결선하는 메탈배선(28)을 상기 게이트 전극(27a), (27b)와 동시에 형성한다.Finally, the first and second gate electrodes 24a and 24b are formed on the first and second V-groves, respectively, by the usual lift-off process. At this time, a metal wiring 28 for electrically connecting the first and second source, drain regions 27a and 27b of the E-type FET and the D-type FET is formed simultaneously with the gate electrodes 27a and 27b. do.
이 발명에 의하면, 종래의 채널층 형성을 위한 2차례의 이온주입공정을 한번의 이온주입공정으로 할 수 있어 제조공정이 단순하고, V-그로브의 게이트 구조에 의한 고속의 E/D FET를 실현할 수 있다.According to the present invention, two ion implantation processes for forming a conventional channel layer can be performed in one ion implantation process, and the manufacturing process is simple, and a high-speed E / D FET using a gate structure of the V-groove is provided. It can be realized.
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| KR940010375A (en) | 1994-05-26 |
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