KR950005252B1 - 광메모리 장치에서의 데이타 처리방법 및 장치 - Google Patents

광메모리 장치에서의 데이타 처리방법 및 장치 Download PDF

Info

Publication number
KR950005252B1
KR950005252B1 KR1019890005738A KR890005738A KR950005252B1 KR 950005252 B1 KR950005252 B1 KR 950005252B1 KR 1019890005738 A KR1019890005738 A KR 1019890005738A KR 890005738 A KR890005738 A KR 890005738A KR 950005252 B1 KR950005252 B1 KR 950005252B1
Authority
KR
South Korea
Prior art keywords
data
error
ram
circuit
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019890005738A
Other languages
English (en)
Other versions
KR900017324A (ko
Inventor
이종배
Original Assignee
주식회사금성사
이헌조
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사금성사, 이헌조 filed Critical 주식회사금성사
Priority to KR1019890005738A priority Critical patent/KR950005252B1/ko
Publication of KR900017324A publication Critical patent/KR900017324A/ko
Application granted granted Critical
Publication of KR950005252B1 publication Critical patent/KR950005252B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

내용없음

Description

광메모리 장치에서의 데이타 처리방법 및 장치
제1도는 종래의 데이타 전송회로 구성도.
제2도는 본 발명 광메모리 장치에서의 데이타 처리장치 구성도.
제3도는 제2도에서, 램의 데이타 기록 상태도.
제4도는 제2도에서, 데이타 판단회로의 상세도.
제5도는 (a)는 제2도에서 에러정정회로의 상세도.
(b)는 에러정정회로의 입출력 도표.
제6도는 본 발명 광메모리 장치에서의 데이타 처리방법에 대한 흐름도.
* 도면의 주요부분에 대한 부호의 설명
SD : 소오스 데이타 C1,C2,C3 : 채널 1,2,3
8,9,10 : 램 11,12,13 : 패리티 체크회로
14 : 데이타 판단회로 15 : 에러정정회로
16 : 램 An~A0: 어드레스
17,20~23 : 앤드게이트 18 : 낸드게이트
19,24 : 오아게이트
본 발명은 광메모리 장치에서의 데이타 처리방법 및 장치에 관한 것으로, 특히 고정밀도 및 고속도를 필요로 하는 광메모리 장치에서에 적당하도록 한 광메모리 장치에서의 데이타 처리방법 및 장치에 관한 것이다.
종래의 데이타 전송회로 구성은 제1도에 도시된 바와같이 소오스 데이타(Sour ce Data : SD)를 입력받은 Q부호기(1)와 P부호기(2)를 거처 리드솔로몬 부호에 의해 부호화하고, 이 부호화된 데이타는 스크램블러(3)에서 스크램블링을 행한 데이타를 채널(C)로 전송하게 되면 이를 디스크램블러(4)가 받아 스크램블링된 데이타에 대해 디스크램블링하며, P복호기(5)에서 복호를 행하여 램(7)에 저장함과 아울러 Q복호기(6 )에서 복호를 행하여 데이타(D0)를 출력하는 구성으로서, 소오스 데이타(SD)를 처리하기 위하여 에러정정코드(Error Correction Code)를 사용하였다.
이와같이 구성된 종래의 기술에 대하여 살펴보면 다음과 같다.
입력되는 소오스 데이타(SD)에 대해 Q부호기(1)에서 먼저 입력받아 (45,43)의 리드솔로몬 부호로 복호화하고, P복호기(2)에서 (26,24)의 리드솔로몬 복호로 부호화한 다음 그 부호화된 데이타를 채널(C)로 전송할 경우 잡음의 영향을 위하여 스크램블러(3)에서 입력데이타를 불규칙하게 뒤섞는 스크램블링을 행한 후 채널(C)을 통해 전송하게 되면 먼저, 디스크램블러(4)에서 채널(C)을 통한 데이타를 받아들여 불규칙하게 섞여있는 데이타로 부터 원래의 데이타를 찾는 디스크램블링을 행하고, P부호기(5) 및 Q부호기(6)에서 복호를 행함으로써 얻은 데이타(D0)를 출력하는 것이다.
그러나, 상기에서와 같은 데이타 전송회로에 있어서는, (45,43)의 리드솔로몬 부호를 갖는 Q복호기 및 (26,24)의 리드솔로몬 부호를 갖는 P부호기와 P,Q복호기를 핵심으로 하고 있는 에러정정회로를 이용하여 데이타의 엔코딩 및 디코딩을 행함으로써 P,Q부호기와 P,Q복호기의 복잡성으로 말미암아 장치의 구성이 복잡하여 지고, 계산하여야 할 데이타량이 많아짐에 따라 시간이 많이 소요되며, 부호를 수회행하더라도 결국 에러정정을 할 수가 없기 때문에 장치의 성능저하를 초래하게 되는 단점이 있었다.
이에따라 상기의 단점을 해결하기 위한 본 발명의 목적은 P,Q복호기 및 P,Q복호기를 사용하지 않고 간단한 패리티 채크회로만으로 쉽게 에러정정이 가능하도록 한 광메모리 장치에서의 데이타 처리방법 및 장치를 제공함에 있다.
본 발명의 다른 목적은 각 채널을 통과한 데이타에 대해 패리티 채크회로에서 패리티를 체크하고 이 체크한 패리티에 따라 에러정정회로에서 에러정정을 행하도록 함으로써 장치의 구성이 매우 간단하고, 계산시간을 적게 소요되도록 하여 보다 많은 반복정정이 가능하도록 한 광메모리 장치에서의 데이타 처리방법 및 장치를 제공함에 있다.
상기 목적을 달성하기 위한 장치는 제2도에 도시한 바와같이 서로 다른 채널을 통과한 데이타에 대해 각각 저장하는 램(8)(9)(10)과, 상기 램에 저장된 데이타를 입력받아 에러 유무를 판단하기 위한 패리티를 체크하는 피리티 체크회로(11)(12)(13)와, 상기 패리티 체크회로(11)(12)(13)에서 체크된 패리티 값에 따른 에러가 있는 채널데이타와 에러가 없는 데이타를 각각 출력하는 데이타 판단회로(14)와, 상기 데이타 판단회로(14)를 통해 전송된 에러가 있는 데이타를 입력받아 에러정정하여 출력하는 에러정정회로(15)와, 상기 데이타 판단회로(14)에서 전송된 에러가 없는 데이타와 에러정정회로(15)를 통해 에러정정된 데이타를 해당 어드레스에 각각 저장하는 램(16)으로 구성한다.
이와같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.
패리티가 부가된 소오스 데이타(SD)를 각각 서로다른 채널(C1)(C2)(C3)을 통해 램(8)(9)(10)에 전송하게 되면, 이때 상기 램(8)(9)(80)에 전송된 소오스 데이타는 채널(C1)(C2)(C3)을 통과하면서 잡음이 섞이게 되고, 이와같은 잡음이 섞인 소오스 데이타(이하, 채널데이타라 칭함)는 제3도에 도시된 바와같이 채널1(C1)을 통과한 채널데이타는 어드레서 상위 2비트 "An"과An-1"이 "0,0"이 램(8)에 저장하고, 채널 2(C2)를 통과한 채널데이타는 어드레스 상위 2비트 "An"과An-1"이 "0,1"인 램(9)에 저장하며, 채널3(C3)을 통과한 채널데이타는 어드레스 상위 2비트 "An"과An-1"이 "1, 0"인 램(10)에 저장한 후, 이 저장된 채널데이타가 에러의 유무를 체크하는 패리티체크회로(11)(12)(13)로 전달되면, 상기 패리티 체크회로(11)(12))(13)는 바이트 단위로 패리티를 체크하여 얻은 패리티값을 데이타 판단회로(14)로 출력하면, 상기 데이타 판단회로(14)는 다음과 같이 동작하게 되는데 이에 대하여는 제4도에 의거하여 살펴보면 다음과 같다.
가령, 램(8)에 전송된 채널데이타에 에러가 발생하지 않았다면 패리티 체크회로(11)의 패리티 값이 "0"이 되어 제4도에 도시한 바와같은 데이타 판단회로(14)의 입력단(A)에 입력되면 다른 두 입력(B)(C)에 관계없이 출력(An)(An-1)은 "0,0"이 되어 어드레스 상위 2비트 (An)(An-1)가 "0,0"인 램 (8)의 채널데이타를 램(16)에 전송한다.
그러나, 램(8)에 전송된 채널데이타에 에러가 발생되었다면 패리티 체크회로( 11)의 출력은 "1"이 되고, 램(9)에 전송된 채널데이타에 에러가 발생하지 않았다면 패리티 체크회로(12)의 패리티 값이 "0"이 되어 제 4도에 도시한 바와같은 데이타 판단회로(14)의 입력단(A)에 "1"이 입력되고 입력단(B)DPSMS"0"이 입력되어 다른 입력 (C)에 관계없이 출력(An)(An-1)은 "0,1"이 되어 어드레스 상위 2비트(An)(An-1)가 "0,1"인 램(10)의 채널데이타를 램(16)에 전송한다.
또한, 램(8)(9)에 전송된 채널데이타에 에러가 발생되었다면 패리티 체크회로 (11)(12)의 출력은 "1"이 되고, 램(10)에 전송된 데이타에 에러가 발생하지 않았다면 패리티 체크회로(13)의 패리티 값이 "0"이 되어 제 4도의 데이타 판단회로(14)의 입력단(A)(B)에는 "1"이 입력되고 입력단(C)에는 "0"이 입력되어 출력(An)(An-1)은 "1,0"이 되어 어드레스 상위 2비트(An)(An-1)가 "1,0"인 램(10)의 채널데이타를 램(16)에 전송한다.
또한, 모든 채널데이타에 에러가 발생하여 패리티 체크회로(11)(12)(13)의 패리티 값이 "1"이 되면 제4도의 데이타 판단회로(14)의 입력단(A)(B)(C)에는 "1"이 입력됨에 따라 출력(An)(An-1)이 "1,1"로 되어 램(16)에는 어떠한 채널데이타도 전송되지 않으며, 모든 채널데이타는 제5도의 (a)에 도시한 바와같은 에러정정회로(15)에 입력된다.
상기 에러정정회로(15)에 입력된 채널데이타는 입력단(A)(B)(C)에 입력되어 앤드게이트(21~23)와 오아게이트(24)를 통해 에러가 정정된 최적의 데이타가 출력( Q)된다.
즉, 제5도의 (b)에 도시한 바와같이 입력(A)(B)(C)중 "0"이 많으면 출력(Q)은 "0"이 되고 "1"이 많으면 출력(Q)은 "1"이 되어 램(16)에 전송하게 되는 것이다.
이상에서의 동작에 대해 제6도에 의거하여 간단하게 살펴보면, 각각의 채널을 통해 입력되는 패리티가 부가된 소오스 데이타를 먼저 램에 저장한 후 그 저장된 데이타에 대해 피리티를 체크하여 출력하면 그 체크된 패리티 값에 따라 에러를 정정하여 램에 저정하도록 한다.
따라서, 본 발명은 패리티 체크회로와 에러정정회로의 구성은 종래 P,Q부호기와 P,Q복호기의 구성에 비래 구성이 매우 간단하고, 계산시간이 적게 소요되므로 보다 많은 반복정정이 가능하도록 한 효과가 있다.

Claims (4)

  1. 서로 다른 채널을 통과한 소오스 데이타를 각각 램에 저장하는 제1단계와, 상기 제1단계에서 각각 저장된 데이타에 대해 패리티를 체크하여 에러 유무를 판단하는 제2단계와, 상기 제2단계에서 에러가 없다고 판단하면 데이타를 바로 램에 저장하는 제3단계와, 상기 제2단계에서 에러가 발생되면 에러정정한 후 램에 저장하도록 하는 제4단계로 이루어진 것을 특징으로 하는 광메모리 장치에서의 데이타 처리방법.
  2. 서로 다른 채널을 통과한 데이타를 각각 저장하는 램(8)(9)(10)과, 상기 램에 저장된 데이타를 입력받아 데이타의 에러 유무를 판단하기 위한 패리티를 체크하는 패리티 체크회로(11)(12)(13)와, 상기 패리티 체크회로(11)(12)(13)에서 체크된 패리티 값에 따른 에러가 있는 채널데이타와 에러가 없는 데이타를 구별하여 출력하는 데이타 판단회로(14)와, 상기 데이타 판단회로(14)를 통해 전송된 에러가 있는 데이타를 입력받아 에러정정하여 출력하는 에러정정회로(15)와, 상기 데이타 판단회로(14)에서 전송된 에러가 없는 데이타와 에러정정회로(15)를 통해 에러정정된 데이타를 해당 어드레스에 각각 저장하는 램(16)으로 구성된 것을 특징으로 하는 광메모리 장치에서의 데이타 처리장치.
  3. 제2항에 있어서, 데이타 판단회로(14)는 입력(A)이 앤드게이트(17)(20)의 일측입력단에 연결되고, 입력(B)은 상기 앤드게이트(17)의 타측입력단에 연결됨과 동시에 낸드게이트(16)를 거쳐 오아게이트(19)의 일측입력단에 연결되고, 입력(C)을 타측입력단에 연결된 오아게이트(19)의 출력은 앤드게이트(20)의 타측 입력단에 연결되며, 상기 앤드게이트(17)(20)의 출력은 각각 최종 출력(An)(An-1)단에 연결되어 구성된 것을 특징으로 하는 광메모리 장치에서의 데이타 처리장치.
  4. 제2항에 있어서, 에러정정회로(15)는 일측입력과 타측입력으로 각각 램(8~10 )의 출력데이타(A, B)(A, C)(B, C)를 인가받아 앤드 조합하는 앤드게이트(21~23)와 , 상기 앤드게이트(21~23)의 출력을 입력받아 오아링하여 에러정정된 데이타를 출력하는 오아게이트(24)로 구성된 것을 특징으로 하는 광메모리 장치에서의 데이타 처리장치.
KR1019890005738A 1989-04-29 1989-04-29 광메모리 장치에서의 데이타 처리방법 및 장치 Expired - Fee Related KR950005252B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019890005738A KR950005252B1 (ko) 1989-04-29 1989-04-29 광메모리 장치에서의 데이타 처리방법 및 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019890005738A KR950005252B1 (ko) 1989-04-29 1989-04-29 광메모리 장치에서의 데이타 처리방법 및 장치

Publications (2)

Publication Number Publication Date
KR900017324A KR900017324A (ko) 1990-11-16
KR950005252B1 true KR950005252B1 (ko) 1995-05-22

Family

ID=19285764

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890005738A Expired - Fee Related KR950005252B1 (ko) 1989-04-29 1989-04-29 광메모리 장치에서의 데이타 처리방법 및 장치

Country Status (1)

Country Link
KR (1) KR950005252B1 (ko)

Also Published As

Publication number Publication date
KR900017324A (ko) 1990-11-16

Similar Documents

Publication Publication Date Title
US5230003A (en) Decoding system for distinguishing different types of convolutionally-encoded signals
KR880000426B1 (ko) 이중 부호화 리드 솔로몬 코드에 대한 복호화 방법 및 장치
KR100321978B1 (ko) 통신시스템에서반복복호장치및방법
KR100549894B1 (ko) 부호화 장치, 부호화 방법, 이동국 장치 및 기지국 장치
KR960043552A (ko) 에러정정 부호화 복호화방법 및 이 방법을 사용하는 회로
JP2621614B2 (ja) 符号誤り検出回路
KR20020029429A (ko) 데이타 비트 스트림에 대한 에러 보호를 제공하는 방법
GB2329803A (en) Decreasing the frame error rate in data transmission
JPS60180222A (ja) 符号誤り訂正装置
KR950005252B1 (ko) 광메모리 장치에서의 데이타 처리방법 및 장치
RU2035123C1 (ru) Устройство для декодирования линейных кодов
KR950010768B1 (ko) 에러 정정 코드 복호 장치 및 그 방법
RU2223598C2 (ru) Способ декодирования помехоустойчивого каскадного кода переменной длины
KR940001612B1 (ko) 고정밀도 및 고속도를 필요로 하는 광 메모리장치에서의 데이타 처리장치
JPH1022839A (ja) 軟判定誤り訂正復号方法
CN110460339B (zh) 卷积码译码的检测方法、装置、存储介质及电子设备
Cheng et al. Bounds on the bit error probability of a linear cyclic code over GF (2/sup l/) and its extended code
KR100268125B1 (ko) 병렬 순환 여유도 검사(crc) 회로
Farrell Influence of LSI and VLSI technology on the design of error-correction coding systems
KR890000229Y1 (ko) 텔레텍스트 정보 복호화장치
KR940017245A (ko) 범용 마이크로 프로세서를 이용한 비터비 복호 장치 및 복호방법
JPH08293801A (ja) ディジタル情報の誤り制御方法及びその装置
KR910000697B1 (ko) 에러검출 로직을 사용하는 블럭코딩 디코더
EP1204232A1 (en) Detection of uncorrectable data blocks in coded communications systems
KR940011608B1 (ko) 영상압축 데이타의 전송 에러 정정방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19890429

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19920225

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 19890429

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19950306

Patent event code: PE09021S01D

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19950427

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19950729

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19950818

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19950818

End annual number: 3

Start annual number: 1

PR1001 Payment of annual fee

Payment date: 19971229

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 19990630

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20000331

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20010430

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20020430

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20030411

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20030411

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee