KR940001612B1 - 고정밀도 및 고속도를 필요로 하는 광 메모리장치에서의 데이타 처리장치 - Google Patents

Abstract

내용 없음.

Description

고정밀도 및 고속도를 필요로 하는 광 메모리장치에서의 데이타 처리장치

제1도는 종래의 데이타 전송회로의 블럭구성도.

제2도는 본 발명장치의 블럭구성도.

제3도는 본 발명에서 원하는 데이타인지 여부 판별회로의 상세도.

제4도는 본 발명에서 에터정정 회로의 상세도.

제5도는 본 발명의 동작설명을 위한 플로우 챠아트.

* 도면의 주요부분에 대한 부호의 설명

8 : 램 #1 9 : 램 #2

10 : 램 #3 11 : 패리티 체크회로 #1

12 : 패리티 체크회로 #2 13 : 패리티 체크회로 #3

14 : 원하는 데이타 여부 판단회로

15 : 에러정정회로 16 : 램 #4

AND : 앤드게이트 I : 인버터

EX₁, EX₂: 익스클루시브 오아게이트

OR : 오아게이트

본 발명은 고정밀도 및 고속도를 필요로 하는 광메모리 장치에서 멀티램(Multi RAM)을 이용하여 데이타를 전송 또는 재생하기 위한 데이타 처리장치에 관한 것이다.

종래에는 제1도에 나타낸 바와 같이 소오스 데이타(Source Data)를 처리하기 위하여 에러정정코드(Error Collection Code)(이하 ECC라 약칭한다)를 사용하였다.

즉, 이는 소오스 데이타를 Q부호기(1)를 사용하여 부호화하고, 이를 다시 P부호기(2)로서 부호화한다.

이 데이타를 채널 통과시에 잡음영향을 줄이기 위하여 스크램블링(scrambling)(3)을 행하고, 채널을 통과한 후에는 디스크램블링(Descrambling)(4), P복호(5) 및 Q복호(6)로 복호를 행함으로서 데이타 출력을 얻는 구성으로 되어 있다.

그러나, 이러한 종래 회로의 구성은 ECC회로를 이용하여 데이타의 엔코우딩 및 디코우딩을 행함으로서 하드웨어의 구성이 복잡하여지고, 또한 계산하여야 할 량이 많아서 이에 따라 시간이 많이 소요되는 문제가 있고, 또한 여러번 복호를 행하더라도 결국 에러정정을 할 수가 없기 때문에, 장치의 성능저하를 초래하는 문제점이 있었다.

본 발명은 이러한 종래의 문제점을 해소하기 위하여 회로를 사용하지 않고 멀티램만을 이용하여 빠른 시간내에 데이타를 처리할 수 있도록 함을 목적으로 한다.

본 발명을 첨부한 도면에 의하여 상세히 설명하면 다음과 같다. 제2도는 본 발명 장치의 블럭구성도를 나타낸 것으로서, 소오스 데이타를 받아서 저장하는 램 #1(8), 램 #2(9), 램 #3(10)과 각 램 #1(8), 램 #2(9), 램 #3(10)에 있는 데이타를 채널을 통과시켰을 경우에, 각 바이트 데이타에 대하여 에러의 유무를 체크하는 패리티 체크회로 #1-#3(11), (12), (13)와 이들 램 #1-램 #3(8-10)으로부터 받은 데이타중에서 패리티 에러가 발생하지 않는 데이타가 있는가 없는가를 판단하는 원하는 데이타 여부판단회로(14)와, 이 두 램 데이타 중에서 원하는 데이타가 없는 경우에 이를 조정하여 주는 에러정정회로(15)와, 데이타 출력저장용 램 #4(16)로 구성되어 있다.

이와같이 구성된 본 발명의 작용효과를 설명하면 다음과 같다.

먼저, 소오스 데이타를 램 #1(8)과 램 #2(9) 및 램 #3(10)에 각각 상이한 채널로서 전송을 행한다. 여기서, 각 데이타에 대하여 오차가 발생할 가능성이 대략 같다고 가정하면, 단일의 램만을 이용하여 하나의 채널전송을 행하는 것에 비하여 3개의 램으로서 데이타 전송을 하는 경우에 오차발생확률은 훨씬 감소된다.

즉, 단일의 램을 이용한 채널의 전송오차 확률이 10^-4이라고 한다면 3개의 램을 사용한 경우의 전송오차의 확률은 대략 10^-12정도까지 감소시킬 수가 있다. 제2도에서, 램 #1(8)을 이용한 채널을 통과한 데이타와 램 #2(9), 램 #3(10)의 채널데이타는 각각 패리티 체크회로 #1-#3(11), (12), (13)에서 바이트(Byte) 단위로 패리티 체크(Parity Check)를 행하게 된다.

여기서, 램 #1(8), 램 #2(9), 램 #3(10)에서 패리티 체크에러가 발생하지 아니하면, 올바른 데이타가 램 #4(16)으로 전송된다. 즉 램 #1(8), 램 #2(9), 램 #3(10) 모두 패리티 체크회로 #1-#3(11), (12), (13)에서 패리티 에러가 발생하지 않는 경우에는 램 #1(8) 또는 램 #2(9), 램 #3(10)의 부분(part) 데이타가 램 #4(16)로써 넣어진다.

마찬가지로 램 #1(8)의 채널에서 패리티 에러가 없고, 램 #2(9), 또는 램 #3(10)에서 에러가 발생하는 경우에는 램 #1(8)의 채널데이타가 램 #4(16)로 전송된다.

그리고, 램 #1(8), 램 #2(9), 램 #3(10)의 각 바이트 데이타가 에러정정회로(15)에 입력되고, 각 비트에 대하여 램 #2(9)를 제4도에서와 같이 익스클루시브 오아게이트(EX1)를 통하여 얻은 출력을 "X"라 하고, 램 #1(8)과 램 #3(10)을 익스클루시브 오아게이트(EX2)를 통하여 얻은 출력을 "Y"라 하면, 하나의 바이트에서 "X"나 "Y"의 값이 1인 비트가 3개가 나올 확률은 21/32이고, 4개도 나오지 않을 확률은 1/64이며, 1개가 나올 확률은 21/64가 된다.

여기서, 에러가 발생하여 에러정정이 되지 않는 확률은 11/32×10^-12비트율로 감소되며, 램채널이 증가함에 따라 데이타 정정회로(15)에서 정정하여 줄 수 있는 에러정정 확률은 증가된다. 만일 "X"나 "Y"의 값이 1인 비트가 3개인 경우에는 해당 비트에서 램 #1(8), 램 #2(9), 램 #3(10)의 데이타 중에서 가른 2개의 데이타와 값이 상이한 하나의 램데이타 비트를 치환하고, 이와같이 치환된 데이타를 램 #4(16)에 써넣으므로서 에러정정을 행하게 된다.

또한, 램 #1(8)의 패리티 체크회로(11)에서 에러가 발생하고, 램(9)의 패리티 체크회로(12)에서는 에러가 발생하지 않은 경우에는 램 #2(9)의 데이타가 램 #4(16)로 전송된다.

마찬가지로, 램 #1(8) 및 램 #2(9)중에서 에러가 발생하고, 램 #3(10)의 패리티 체크회로 #3(13)에서 패리티 에러가 발생하지 않은 경우에는 램 #3(10)의 데이타가 램 #4(16)로 전송된다.

만일 램 #1(8), 램 #2(9), 램 #3(10) 모두에서 에러가 발생하였을 경우에는 제4도에 도시한 바와같이 데이타 정정회로(15)에 의하여 에러정정을 행하고, 그에 대한 처리과정은 제5도의 플로우 챠아트에 나타내었다.

이상에서와 같이 본 발명에 의하면, 멀티램(Multi RAM)을 이용하여 데이타 처리를 행함으로서, 빠른 시간내에 데이타전송 및 복호가 가능할 뿐만 아니라 채널중에 잡음 특성도 개선할 수가 있고, 또한 ECC회로를 채용하지 않는 것이어서, 이에 따른 하드웨어의 구성을 단순화할 수 있는 효과가 있는 것이다.

Claims (2)

1. 소오스 데이타를 받아서 저장하는 램 #1(8), 램 #2(9), 램 #3(10)과 상기 램 #1(8), 램 #2(9), 램 #3(10)에 있는 데이타의 통과시 각 바이트 데이타에 대한 에러유무를 체크하는 패리티 체크회로 #1-#3(11), (12), (13)와, 상기 램 #1(8), 램 #2(9), 램 #3(10)들로부터 받은 데이타 중에서 패리티 에러의 발생유무를 판단하는 원하는 데이타 여부 판단회로(14)와, 이 두 램 데이타 중에 원하는 데이타가 없을 경우에, 이를 조정하는 에러 정정회로(15)와, 데이타 출력 저장용 램 #4(16)을 연결하여 구성한 것을 특징으로하는 고정밀도 및 고속도를 필요로 하는 광메모리 장치에서의 데이타 처리장치.
2. 제1항에 있어서, 상기 에러정정회로(15)는, 익스클루시브 오아게이트(EX₁), (EX₂)와 오아게이트(OR)로서 구성한 고정밀도 및 고속도를 필요로 하는 광메모리 장치에서의 데이타 처리장치.

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