KR950004130B1

KR950004130B1 - Sampling generating apparatus of variable length coding decoder

Info

Publication number: KR950004130B1
Application number: KR1019920008455A
Authority: KR
Inventors: 최종식
Original assignee: 주식회사금성사; 이헌조
Priority date: 1992-05-19
Filing date: 1992-05-19
Publication date: 1995-04-25
Also published as: KR930024510A

Abstract

The apparatus has a run/level decoder and an EOB (End of Block) code detector for detecting an code from input block data. A memory control device selects one of the run signal of the run/level decoder and an output signal of the absolute address generator to output the selected signal and control the output of a level from the run/level decoder. A FIFO memory stores the level and adress outputted from the memory controller. A coefficient generation device latches the level outputted from the FIFO memory, counts the address outputted from the FIFO momory, and controls outputting of the latched level, based on the resultant counted value.

Description

Counting device of variable long code decoder

첨부한 도면은 본 발명 가변장부호 복호기의 계수발생장치의 회로도이다.The accompanying drawings are circuit diagrams of the coefficient generator of the variable length code decoder of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 데이타복호부 2 : 신호검출부1: data decoder 2: signal detector

3 : 신호처리부 3-1 : 가산기3: signal processor 3-1: adder

3-2 : 캐리래치부 3-3 : 어드레스래치부3-2: carry latch portion 3-3: address latch portion

4 : 멀티플렉서 5 : 데이타입력제어부4: multiplexer 5: data input controller

6 : 메모리 7 : 계수발생제어부6 memory 7 counting generation control unit

7-1 : 엎카운터 7-2 : 비교기7-1: Counter 7-2: Comparator

8 : 계수발생부 AN1∼AND3 : 앤드게이트8: Counting unit AN1 to AND3: And gate

NA1 : 낸드게이트 IN1 : 인버터.NA1: NAND gate IN1: Inverter.

본 발명은 가변장부호 복호기(Variable Length Decoder)의 계수발생에 관한 것으로 특히, 고화질, 티브이(HDTV)의 디코더부에 런/레벨(Run/Level)형태로 복호화 된 데이타를 본래의 계수열로 변환시킬 때 EOB(End of Block)신호가 입력되면 나머지 계수들을 모두 "0"으로 저장하는 가변장부호 복호기의 계수발생장치에 관한 것이다.The present invention relates to coefficient generation of a variable length decoder, and more particularly, to converts data decoded in a run / level form into an original coefficient sequence in a decoder unit of a high definition TV. When the EOB (End of Block) signal is input to the coefficient generator of the variable length decoder to store all the remaining coefficients as "0".

일반적으로 가변장부호 복호기의 계수발생장치는 런-렝스(Run Length)신호를 디코드하여 실제 계수로 복원시 그 회로구성이 복잡하여 처리시간이 오래걸리는 문제점이 있었다.In general, the coefficient generator of the variable length decoder has a problem in that the processing time is long because the circuit configuration is complicated when the run length signal is decoded and restored to the actual coefficient.

본 발명은 이러한 문제점을 감안하여 런/레벨(Run/Level)을 절대 번지/레벨로 변환하여 메모리에 저장한후 카운터를 사용하여 해당 절대 번지의 위치에 레벨값을 출력하는 가변장부흐 복호기의 계수발생장치를 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In view of the above problems, the present invention converts run / level into absolute address / level, stores it in memory, and counts the variable length decoder to output the level value to the position of the corresponding absolute address using a counter. The invention is invented and described in detail with reference to the accompanying drawings.

제1도는 본 발명 가변장부호 복호기의 계수발생장치의 회로도로서 이에 도시한 바와같이, 수신된 런/레벨(Run/Level)부호로부터 복호화된 런/레벨(Run/Level)신호를 출력하는 데이타복호부(1)와, 입력하는 블럭데이타에서 EOB신호를 검출하는 신호검출부(2)와, 상기 데이타복호부(1)의 런신호(Run)를 누적하여 절대 번지(Addr)를 연산하는 신호처리부(3)와, 상기 신호검출부(2)의 EOB검출신호(D_EOB)에 따라 상기 데이타복호부(1)의 레벨신호(Level) 및 신호처리부(3)의 절대 번지(Addr)를 출력하는 멀티플렉서(4)와, 상기신호검출부(2)의 EOB검출신호(D_EOB)와 신호처리부(3)의 캐리래치신호(Co)를 논리 조합하여 라이트신호(WR)를 출력하는 데이타입력제어부(5)와, 이 데이타입력제어부(5)의 라이트신호(WR)에 의해 상기 멀티플렉서(4)에서 출력하는 절대 번지(Addr)와 레벨신호(Level)를 저장하고 리드신호(RD)에 의해 출력하는 메모리(6)와, 이 메모리(6)의 절대 번지(Addr)를 기준 번지(CAdd)와 비교하여 리드신호(RD)를 출력하는 계수발생제어부(7)와, 이 계수발생제어부(7)의 출력(RD)과 상기 메모리(6)의 레벨신호(Level)를 논리 조합하여 디지탈신호의 계수(Vo)를 출력하는 계수발생부(8)로 구성한 것으로, 상기 신호처리부(3)는 데이타복호부(1)의 런신호(Run)를 입력받아 누적 합산하여 절대 번지(Addr)를 출력하는 가산기(3-1)와, 이 가산기(3-1)의 캐리출력(Cout)을 저장하고 신호검출부(2)의 EOB검출신호(D_EOB)에 의해 리세트되는 캐리래치부(3-2)와, 상기 가산기(3-1)의 절대 번지(Addr)를 입력받아 다음 절대 번지의 계산을 위해 저장하는 어드레스래치부(3-3)로구성하고, 상기멀티플렉서(4)는 신호검출부(2)의 EOB검출신호(D_EOB)를 반전시시키는 인버터(IN1)와, 이 인버터(IN1)의 출력에 따라 신호처리부(3)의 절대 번지(Addr)를 연산하여 출력하는 앤드게이트(AN1)와, 상기 인버터(IN1)의 출력에 따라 데이타복호부(1)의 레벨신호(Level)를 연산하여출력하는 앤드게이트(AN2)로 구성하며, 상기 계수발생제어부(7)는 계수발생을 위해 기준 번지(C_Add)를 계수하는 엎카운터(7-1)와, 이 카운터(7-1)의 기준 번지(C_Add)와 메모리(6)의 절대 번지(Addr)를 비교하여 상기 메모리(6)의 절대 번지(Addr)를 비교하여 상기 메모리(6)의 리드신호(RD)로 출력함과 동시에 계수발생부(8)를 제어하는 비교기(7-2)로 구성한다.1 is a circuit diagram of a coefficient generator of a variable length code decoder of the present invention, as shown therein, and data decoding for outputting a run / level signal decoded from a received run / level code. A unit 1, a signal detector 2 for detecting the EOB signal from the input block data, and a signal processor for accumulating the run signals Run of the data decoder 1 and calculating an absolute address (Addr); 3) and a multiplexer for outputting a level signal Level of the data decoding unit 1 and an absolute address Addr of the signal processing unit 3 in accordance with the EOB detection signal D _EOB of the signal detection unit 2 ( 4) and a data input control unit 5 for logically combining the EOB detection signal D _EOB of the signal detection unit 2 and the carry latch signal Co of the signal processing unit 3 to output the write signal WR; The absolute address (Addr) and the level signal (Level) output from the multiplexer 4 by the write signal WR of the data input control section 5. The memory 6 for storing and outputting the read signal RD and the coefficient generation control unit 7 for outputting the read signal RD by comparing the absolute address Addr of the memory 6 with the reference address CAdd. ) And the coefficient generator 8 for outputting the coefficient Vo of the digital signal by logically combining the output RD of the coefficient generation control unit 7 and the level signal Level of the memory 6. The signal processor 3 receives the run signal Run of the data decoder 1, accumulates and adds the absolute address Addr, and an adder 3-1 of the adder 3-1. The carry latch unit 3-2, which stores the carry output Cout and is reset by the EOB detection signal D _EOB of the signal detection unit 2, and the absolute address Addr of the adder 3-1, are stored. And an address latch (3-3) for receiving and storing the next absolute address. The multiplexer (4) is an inverter (IN1) for inverting the EOB detection signal (D _EOB ) of the signal detector (2). Wow The AND gate AN1 calculates and outputs the absolute address Addr of the signal processing unit 3 according to the output of the inverter IN1, and the level of the data decoder 1 according to the output of the inverter IN1. And an AND gate (AN2) for calculating and outputting a signal level. The count generation control unit 7 includes a counter 7-1 for counting a reference address C _Add for counting, and the counter. The reference address C _Add of (7-1) is compared with the absolute address Addr of the memory 6, and the absolute address Addr of the memory 6 is compared to read the signal RD of the memory 6. And a comparator 7-2 for controlling the coefficient generator 8 at the same time.

상기 데이타입력제어부(5)는 낸드게이트(NA1)을 구성하고 상기 계수발생부(8)는 앤드게이트(AN3)로 구성한다.The data input controller 5 constitutes a NAND gate NA1 and the coefficient generator 8 constitutes an AND gate AN3.

상기 신호처리부(3)의 캐리래치부(3-2)와 어드레스래치부(3-3)는 신호검출부(2)가 EOB신호를 검출한후 출력하는 EOB검출신호(D_EOB)에 의해 클리어된다.The carry latch 3-2 and the address latch 3-3 of the signal processing section 3 are cleared by the EOB detection signal D _EOB output after the signal detection section 2 detects the EOB signal. .

이와같이 구성한 본 발명 가변장부호 복호기의 계수발생장치의 작용 및 효과를 상세히 설명하면 다음과 같다.The operation and effects of the coefficient generator of the variable length code decoder of the present invention configured as described above will be described in detail.

먼저, 데이타복호부(1)는 수신된 런/레벨(Run/Level)부호로부터 복호화하여 "0"의 갯수인 런신호(Run)를 신호처리부(3)에 출력함과 아울러 실제값인 레벨신호(Level)를 멀티플렉서(4)에 출력하고, 신호검출부(2)는 수신된 신호에서 EOB신호의 유무를 점검한다.First, the data decoder 1 decodes the received run / level code, outputs the number of "0" run signals to the signal processor 3, and outputs the actual level signal. (Level) is output to the multiplexer 4, and the signal detection unit 2 checks the presence or absence of the EOB signal in the received signal.

이때, 신호처리부(3)의 가산기(3-1)는 어드레스래치부(303)의 "1"인 캐리출력을 입력받아 데이타복호부(1)의 런신호(Run)를 누적 합산하여 절대 번지(Addr)로 변환하고, 합산에 따라 캐리신호(Cout)를 캐리래치부(3-2)에 출력하며, 누적 합산된 절대 번지(Addr)는 멀티플렉서(4)에 출력함과 아울러 어드레스레치부(3-3)에 저장된다.At this time, the adder 3-1 of the signal processing unit 3 receives a carry output of "1" of the address latch unit 303 and accumulates and sums the run signals Run of the data decoding unit 1 to obtain an absolute address ( Converts to Addr, outputs a carry signal Cout to the carry latch unit 3-2 according to the summation, and outputs the accumulated absolute address Addr to the multiplexer 4 as well as the address latch unit 3 Stored in -3).

따라서, 신호검츨부(2)가 EOB신호를 검출하여 고전위인 EOB검출신흐(D_EOB)를 출력하면 어드레스래치부(3-3)와 캐리래치부(3-2)는 클리어됨과 아울러 상기 캐리래치부(3-2)는 고전위인 캐리래치신호(Co)를 데이타입력제어부(5)의 낸드게이트(NA1)에 출력하고, 상기 EOB검출신호(D_EOB)는멀티플렉서(4)의 인버터(IN1)를 통해 고전위로 반전되어 앤드게이트(AN1)(AN2)를 인에이블상태로 한다.Therefore, when the signal detector 2 detects the EOB signal and outputs the high potential EOB detection signal D _EOB , the address latch 3-3 and the carry latch 3-2 are cleared and the carry latch The unit 3-2 outputs the high potential carry latch signal Co to the NAND gate NA1 of the data input control unit 5, and the EOB detection signal D _EOB is output to the inverter IN1 of the multiplexer 4. Inverted to a high potential through, to enable the AND gates AN1 and AN2.

이에따라, 멀티플렉서(4)의 앤드게이트(AN1),(AN2)는 신호처리부(3)의 절대 번지(Addr)와 데이타복호부(1)의 레벨신호(Level)를 각기 연산하여 메모리(6)에 출력하고, 데이타입력제어부(5)에서 저전위인 라이트신호(WR)가 입력한 상기 메모리(6)는 상기 절대 번지(Addr)와 레벨신호(Level)를 저장한다.Accordingly, the AND gates AN1 and AN2 of the multiplexer 4 calculate the absolute address Addr of the signal processing unit 3 and the level signal Level of the data decoding unit 1, respectively, to the memory 6. The memory 6 inputted by the low-level write signal WR from the data input controller 5 stores the absolute address Addr and the level signal Level.

한편, 신호검출부(2)에서 EOB신호가 검출되는 형태는 두가지의 경우로 그에 따른 처리과정을 살펴보면 첫째, 절대 번지(Addr)가 64가 되기 전에 발생하는 경우 즉, EOB신호가 검출된 시점부터 64까지의 나머지 번지에 "0"을 채워야하는 경우로서 메모리(6)는 멀티플렉서(4)를 통해 신호처리부(3)의 가산기(3-1)에서 출력하는 64인 절대 번지(Addr)와 데이타복호부(1)의 "0"인 레벨신호(Level)를 입력받아 절대 번지(Addr)를 6비트만으로 표시한 후 64를 "0"으로 대체한다.On the other hand, the EOB signal is detected in the signal detection unit 2 in two cases. Looking at the processing according to the first, the case occurs before the absolute address (Addr) 64, that is, 64 from the time when the EOB signal is detected In the case where the remaining addresses up to 0 should be filled with "0", the memory 6 is an absolute address Adder and a data decoder of 64, which are output from the adder 3-1 of the signal processing unit 3 through the multiplexer 4. After inputting the level signal ("0") of (1), the absolute address (Addr) is displayed with only 6 bits, and 64 is replaced with "0".

또한, 두번째로 절대 번지(Addr)가 64가 된 직후 발생한 경우 즉, 블럭데이타의 끝을 확인하기 위한 것으로 계수발생에 영향을 주지 않아야 하는 경우로서 신호처리부(3)의 가산기(3-1)를 6비트 가산기를 사용하면 신호검출부(2)에서 EOB신호를 검출하여 고전위인 EOB검출신호(D_EOB)를 출력하기 전에 상기 가산기(3-1)는 캐리출력(Cout)을 캐리래치부(3-1)에 출력하여 저장하고 첫번째 경와 마찬가지로 메모리(6)는 데이타입력제어부(5)의 저전위인 라이트신호(WR)에 의해 멀티플렉서(4)를 통해 입력하는 상기 가산기(3-1)의 출력(Addr)과 데이타복호부(1)의 레벨신호(Level)를 저장한다.In addition, the second case occurs immediately after the absolute address (Addr) becomes 64, that is, to confirm the end of the block data, and should not affect the coefficient generation, and add the adder 3-1 of the signal processor 3. When the 6-bit adder is used, the adder 3-1 outputs a carry output Cout before the signal detection unit 2 detects the EOB signal and outputs the high potential EOB detection signal D _EOB . 1) outputs and stores the same, and the memory 6 outputs the adder 3-1 through the multiplexer 4 by the write signal WR which is the low potential of the data input control unit 5. ) And the level signal (Level) of the data decoder 1 are stored.

이때, 신호검출부(2)가 고전위인 EOB검출신호(D_EOB)를 출력하면 새로운 블럭데이타의 연산을 위해 어드레스래치부(3-3)와 캐리래치부(3-2) 는 클리어시킨다.At this time, when the signal detection unit 2 outputs the high potential EOB detection signal D _EOB , the address latch unit 3-3 and the carry latch unit 3-2 are cleared for calculation of new block data.

따라서, 메모리(6)에 절대 번지(Addr)와 레벨신호(Level)가 저장된 후 계수발생 제어부(7)의 6비트 엎카운터(7-1)가 1∼"0"(64에 해당)로 계속 카운트하면서 기준 번지(C_Add)를 출력하면 메모리(6)의 절대 번지(Addr)와 비교한 비교기(7-2)는 비교값이 같지 않으면 저전위를 출력하므로 계수발생부(8)의 앤드게이트(AN3)는 저전위를 계수(Vo)로 출력하고, 상기 기준 번지(Addr)와 절대 번지(Addr)가 같아 상기 비교기(7-2)에서 고전위가 발생하면 상기 앤드게이트(AN3)는 인에이블상태가 되어 상기 메모리(6)의 레벨신호(Level)에 따라 계수발생부(8)는 디지탈신호의 계수(Vo)를 출력한다.Therefore, after the absolute address Addr and the level signal Level are stored in the memory 6, the 6-bit counter 7-1 of the coefficient generation controller 7 continues to 1 to " 0 " (corresponding to 64). When the reference address C _Add is outputted while counting, the comparator 7-2 compared with the absolute address Addr of the memory 6 outputs a low potential if the comparison value is not the same, so that the AND gate of the coefficient generator 8 AN3 outputs a low potential as a coefficient Vo, and when the high potential occurs in the comparator 7-2 with the same reference address Addr and absolute address Addr, the AND gate AN3 becomes IN. In the enabled state, the coefficient generator 8 outputs the coefficient Vo of the digital signal in accordance with the level signal Level of the memory 6.

상기에서 상세히 설명한 바와같이 본 발명 가변장부호 복호기의 계수발생장치는 수신한 런/레벨부호(Run/Level)를 절대 번지(Addr)와 레벨신호(Level)로 변환하여 EOB신호 검출시 메모리에 저장한 후 기준 번지와 비교에 따라 디지탈신호인 계수를 발생시킴으로써 회로를 간단히 구성하여 신호처리 수행을 쉽게할 수 있는 효과가 있다.As described in detail above, the coefficient generator of the present invention variable length decoder converts the received run / level code into an absolute address (Addr) and a level signal (Level) and stores it in a memory when the EOB signal is detected. Then, by generating coefficients that are digital signals according to comparison with the reference address, the circuit can be easily configured to easily perform signal processing.

Claims

A data decoder 1 for outputting a run / level code as a decoded run / level, and a signal for outputting an EOB detection signal D _EOB when an EOB signal is detected from block data. A signal processor 3 that receives the run signal Run of the data decoder 1, accumulates and converts the signal into an absolute address Addr, and outputs a carry latch signal Co; And a multiplexer 4 which receives and outputs the level signal Level of the data decoder 1 and the absolute address Addr of the signal processor 3 according to the EOB detection signal D _EOB of the signal detector 2. ), A data input control unit 5 for calculating the EOB detection signal D _EOB of the signal detection unit 2 and the carry latch signal CO of the signal processing unit 3 and outputting the write signal WR; The output signal (Addr, Level) of the multiplexer 4 is stored by the write signal WR of the data input controller 5, and when the read signal RD is inputted, the signal Addr, Level is inputted. A coefficient generation control unit 7 for outputting the read signal RD by comparing the output memory 6 with the absolute address Addr of the memory 6 with the reference address C _Add , and the coefficient generation control unit ( The coefficient of the variable length decoder is characterized by comprising a coefficient generator 8 for outputting the level signal Level of the memory 6 as a digital signal, Vo, in accordance with the read signal RD. Generator.

The adder of claim 1, wherein the signal processor 3 accumulates the run signal Run of the data decoder 1, outputs the sum value as an absolute address Addr, and outputs a carry signal Cout when accumulated. 3-1), the carry latch part 3-2 which receives the carry signal Cout of this adder 3-1, and outputs the carry latch signal Co, and the absolute value of the adder 3-1. A count generator of a variable length code decoder, characterized in that it comprises an address latch unit (3-3) for detecting an address (Addr) and storing it for the next address operation.

3. The carry latch unit 3-2 and the address latch unit 3-3 are configured to be cleared by the EOB detection signal D _EOB when the signal detection unit 2 detects the EOB signal. Coefficient generator of a variable length code decoder.

2. The multiplexer (4) according to claim 1, wherein the multiplexer (4) is enabled according to the inverter (IN1) for inverting the EOB detection signal (D _EOB ) of the signal detection unit (2) and the output of the inverter (IN1), and the signal processing unit (3). A variable length decoder comprising an AND gate (AN1) and an (AN2) for outputting the absolute address Addr and the level signal Level of the data decoder 1 to the memory 6 in a logical combination. Coefficient generator.

The data input control unit 5 outputs the write signal WR by logically combining the EOB detection signal D _EOB of the signal detection unit 2 and the carry latch signal Co of the signal processing unit 3. A coefficient generator of a variable length code decoder, comprising: a NAND gate (NA1).

The method of claim 1, wherein the coefficient generator control section 7 based on the output address _(Add C) a memory 6 of spilled counter 7-1 and the spill counter (7-1) for outputting a (C _Add) And a comparator (7-2) for outputting the read signal (RD) to the memory (6) and the coefficient generator (8) in comparison with the absolute address (Addr) of the variable length decoder.

2. The coefficient generator 8 according to claim 1, wherein the coefficient generator 8 logically combines the read signal RD of the coefficient generation controller 7 and the level signal Level of the memory 6 to output the coefficient Vo which is a digital signal. A coefficient generator of a variable length code decoder, comprising an AND gate (AN3).