KR950003221B1 - Fabricating method of semiconductor device - Google Patents
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Abstract
Description
제1(a)도~제1(c)도는 종래 반도체장치의 제조공정도.1 (a) to 1 (c) are manufacturing process diagrams of a conventional semiconductor device.
제2(a)도~제2(e)도는 이 발명에 따른 반도체장치의 제조공정도이다.2 (a) to 2 (e) are manufacturing process diagrams of the semiconductor device according to the present invention.
이 발명은 반도체장치 제조방법에 관한 것으로서, 더욱 상세하게는 반도체장치의 박막저항과 금속배선의 접촉의 신뢰성을 향상시킬 수 있는 반도체장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of improving the reliability of contact between a thin film resistance of a semiconductor device and a metal wiring.
최근 반도체장치의 고집적화, 미세패턴기술의 발달등의 추세에 따른 좁은 면적에 많은 소자를 다층으로 형성하게 되었다. 또한, 반도체장치의 면적축소의 속도가 두께축소의 속도보다 빨라서 각층들간의 단차피복성이 반도체장치의 신뢰성에 중요한 요인이 되고 있으며, 미세패턴화에 따라 단선, 단락등의 결함 발생을 방지하기 위한 많은 연구가 진행되고 있다.In recent years, many devices have been formed in multiple layers in a narrow area due to the trend of high integration of semiconductor devices and development of fine pattern technology. In addition, the area reduction speed of the semiconductor device is faster than the thickness reduction speed, so the step coverage between the layers becomes an important factor for the reliability of the semiconductor device. Many studies are in progress.
제1(a)도~제1(c)도는 종래 반도체장치의 제조공정도이다.1 (a) to 1 (c) are manufacturing process diagrams of a conventional semiconductor device.
제1(a)도를 참조하면, Si등 반도체기판(11)의 표면에 물리증착 또는 화학기상증착(Chemical Vaper Deposition : 이하 CVD라 칭함)등의 방법으로 산화규소 또는 질화규소로 제 1 절연막(12)을 형성한다. 그 다음 상기 제 1 절연막(12)의 상부에 물리증착 또는 CVD등의 방법으로 다결정실리콘층(13)을 2000Å 이하의 두께로 형성한 후 상기 다결정실리콘층(13)의 소정부분이 보호되도록 제 1 감광막패턴(14)을 형성한다.Referring to FIG. 1 (a), the first insulating film 12 may be formed of silicon oxide or silicon nitride by physical vapor deposition or chemical vapor deposition (CVD) on the surface of the semiconductor substrate 11 such as Si. ). After that, the polysilicon layer 13 is formed on the first insulating layer 12 by physical vapor deposition or CVD to a thickness of 2000 GPa or less, and then the first portion of the polysilicon layer 13 is protected. The photosensitive film pattern 14 is formed.
제1(b)도를 참조하면, 상기 제 1 감광막패턴(14)에 의해 노출된 상기 다결정실리콘층(13)을 소정부분 제거하여 원하는 저항값의 저항막(15)을 형성한 후 상기 제 1 감광막패턴(14)을 제거한다. 그 다음 상기 구조의 전표면에 물리증착이나 CVD등의 방법으로 산화규소 또는 질화규소로 제 2 절연막(16)을 형성한 후 상기 저항막(15)상의 제 2 절연막(16)의 상부가 두곳 노출되도록 제 2 감광막패턴(17)을 형성한다.Referring to FIG. 1B, the polysilicon layer 13 exposed by the first photoresist pattern 14 is removed to form a resistive film 15 having a desired resistance value. The photosensitive film pattern 14 is removed. Thereafter, the second insulating film 16 is formed of silicon oxide or silicon nitride on the entire surface of the structure by physical vapor deposition or CVD, so that two upper portions of the second insulating film 16 on the resistive film 15 are exposed. The second photosensitive film pattern 17 is formed.
제1(c)도를 참조하면, 상기 제 2 감광막패턴(17)에 의해 노출된 제 2 절연막(16)을 제거하여 상기 저항막(15)을 노출시켜 금속배선의 전기적 접촉을 위한 접촉창(18)들을 형성한 후 상기 제 2 감광막패턴(17)을 제거한다. 이때 상기 저항막(15)의 상부도 소정두께 제거된다. 그 다음, 상기 구조의 전표면에 시동의 도전물질로 도전층을 형성한 후 상기 제 2 절연막(16)상의 도전층의 소정부분을 제거하여 금속배선층(18)을 형성한다.Referring to FIG. 1 (c), the contact window for electrical contact of a metal wiring is formed by removing the second insulating layer 16 exposed by the second photoresist layer pattern 17 to expose the resistive layer 15. 18), the second photoresist layer pattern 17 is removed. At this time, the upper portion of the resistive film 15 is also removed to a predetermined thickness. Next, after the conductive layer is formed of the starting material on the entire surface of the structure, the metal wiring layer 18 is formed by removing a predetermined portion of the conductive layer on the second insulating film 16.
상술한 종래의 반도체장치 제조방법은 금속배선과의 연결을 위해 접촉창을 형성하는 제 2 절연막 식각공정시 저항막의 상부도 소정두께 식각된다. 그러나 상기 저항막은 그 두께가 약 1000Å 이하로 매우 적어 식각 공정시 많은 부분이 제거되어 금속배선과의 접촉에 단선 또는 불완전 접촉등이 발생하거나 원하는 정확한 저항값을 얻을 수 없어 반도체장치의 신뢰성을 떨어뜨리는 문제점이 있다.In the above-described method of manufacturing a semiconductor device, the upper portion of the resistive layer is also etched by a predetermined thickness during the second insulating layer etching process of forming a contact window for connection with the metal wiring. However, since the thickness of the resistive film is very small, about 1000 GPa or less, many parts are removed during the etching process, so that disconnection or incomplete contact occurs in contact with the metal wiring, or the desired resistance value cannot be obtained. There is a problem.
따라서 이 발명의 목적은 반도체장치의 박막저항과 금속배선의 접촉시 단선 또는 불완전 접촉을 방지할 수 있으며, 원하는 저항값의 박막저항을 형성할 수 있어 반도체장치의 신뢰성을 향상시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to prevent disconnection or incomplete contact when the thin film resistance of the semiconductor device is in contact with the metal wiring, and to form a thin film resistor having a desired resistance value, thereby improving the reliability of the semiconductor device. To provide a manufacturing method.
상기와 같은 목적들을 달성하기 위하여 이 발명은 반도체장치 제조방법에 있어서, 반도체기판의 표면에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막의 표면에 소정두께의 제 1 도전형을 형성하는 공정과, 상기 제 1 도전층의 소정부분들을 제거하여 패드들을 형성하는 제 1 식각공정과, 상기 구조의 전표면에 제 2 절연막을 형성하는 공정과, 상기 패드들상의 제 2 절연막을 소정부분 제거하여 패드들을 노출시키는 제 2 식각공정과, 상기 구조의 전표면에 제 2 도전층을 소정두께로 형성하는 공정과, 상기 패드들의 상부 및 패드들 사이의 제 2 절연막상의 제 2 도전층을 제외한 제 2 도전층을 제거하여 저항막을 형성하는 제 3 식각공정과, 상기 구조의 전표면에 제 3 절연막을 형성하는 공정과, 상기 패드들상의 제 3 절연막을 제거하여 상기 저항막을 노출시켜 접촉창을 형성하는 제 4 식각공정과, 상기 접촉창을 통하여 상기 저항막과 연결되는 배선을 형성하는 공정을 구비하는 것을 특징으로 한다.In order to achieve the above objects, the present invention provides a method of manufacturing a semiconductor device, comprising: forming a first insulating film on a surface of a semiconductor substrate, and forming a first conductive type having a predetermined thickness on a surface of the first insulating film; And removing a predetermined portion of the first conductive layer to form pads, forming a second insulating film on the entire surface of the structure, and removing a predetermined portion of the second insulating film on the pads. A second etching process for exposing the pads, a process for forming a second conductive layer to a predetermined thickness on the entire surface of the structure, and a second except for a second conductive layer on the second insulating film between the pads and the pads. A third etching process of removing the conductive layer to form a resistive film, forming a third insulating film on the entire surface of the structure, and removing the third insulating film on the pads And a fourth etching step of drawing out a contact window to form a contact window, and a step of forming a wiring connected to the resistive film through the contact window.
이하, 첨부한 도면을 참조하여 이 발명에 따른 반도체장치 제조방법을 상세히 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
제2(a)도~제2(e)도는 이 발명에 따른 반도체장치의 제조공정도이다.2 (a) to 2 (e) are manufacturing process diagrams of the semiconductor device according to the present invention.
제2(a)도를 참조하면, Si등의 반도체기판(21)상에 물리증착 또는 CVD등의 방법으로 산화규소 또는 질화규소로 제 1 절연막(22)을 형성한 후 상기 제 1 절연막(22)의 표면에 물리증착이나 CVD등의 방법으로 제 1 도전층(23)을 형성한다. 상기 제 1 도전층(23)은 저항이 적고 후에 형성되는 저항막과의 친화력이 좋은 불순물이 고농도로 도우핑된 약 2000Å정도 두께의 다결정실리콘이나, 각각 1000Å정도 두께의 다결정실리콘과 금속 실리사이드의 이중막 구조로 형성한다. 이때 상기 제 1 도전층(23)의 형성공정은 BiCMOS나 SRAM등의 제조공정에서 전원공급선등을 형성하는 통상의 공정시 형성할 수 있어 추가되는 공정은 없다. 그 다음 상기 제 1 도전층(23)에서 패드로 사용될 부분들이 보호되도록 제 1 감광막패턴(24)을 형성한다.Referring to FIG. 2 (a), the first insulating film 22 is formed of silicon oxide or silicon nitride on the semiconductor substrate 21 such as Si by physical vapor deposition or CVD. The first conductive layer 23 is formed on the surface of the film by physical vapor deposition or CVD. The first conductive layer 23 is about 2000 mW thick polycrystalline silicon doped with a high concentration of impurities having a low resistance and good affinity with a resist film formed later, or a polysilicon of about 1000 mW and a metal silicide double It is formed into a membrane structure. At this time, the process of forming the first conductive layer 23 can be formed during a normal process of forming a power supply line in a manufacturing process such as BiCMOS or SRAM, so there is no additional process. Next, the first photoresist pattern 24 is formed to protect portions of the first conductive layer 23 to be used as pads.
제2(b)도를 참조하면, 상기 제 1감광막 패턴(24)에 의해 노출된 제 1 도전층(23)을 건식 또는 습식 식각 방법으로 제거하여 상기 제 1 절연막(22)을 노출시켜 패드(25)들을 형성한 후 상기 제 1 감광막패턴(24)을 제거한다. 그 다음 상기 구조의 전표면에 물리증착 또는 CVD등의 방법으로 산화규소 또는 질화규소등의 절연물질로 제 2 절연막(26)을 형성한다. 그 다음 상기 제 2 절연막(26)의 상부에 상기 패드(25)들 상의 제 2 절연막(26)이 소정부분 노출되도록 제 2 감광막패턴(27)을 형성한다.Referring to FIG. 2B, the first conductive layer 23 exposed by the first photoresist layer pattern 24 is removed by a dry or wet etching method to expose the first insulating layer 22 to expose a pad ( The first photoresist layer pattern 24 is removed after the first and second photoresist layers 25 are formed. Then, the second insulating film 26 is formed on the entire surface of the structure by an insulating material such as silicon oxide or silicon nitride by physical vapor deposition or CVD. Next, a second photoresist layer pattern 27 is formed on the second insulating layer 26 to expose a predetermined portion of the second insulating layer 26 on the pads 25.
제2(c)도를 참조하면, 상기 노출된 제 2 절연막(26)을 제거하여 패드(25)들을 노출시킨다. 그 다음, 상기 제 2 감광막패턴(27)을 제거한 후 상기 구조의 전표면에 물리증착 또는 CVD등의 방법으로 제 2 도전층(28)을 소정두께 형성한다. 상기 제 2 도전층(28)은 적당한 저항값의 다결정실리콘이나 Ta, Cr, M 또는 W등의 금속규화물등으로 약 1000Å정도 두께의 박막으로 형성한다. 그 다음, 상기 패드(25)들 및 패드(25)들 사이의 제 2 절연막(26)상의 제 2 도전층(28)이 보호되도록 제 3 감광막패턴(29)을 형성한다.Referring to FIG. 2C, the pads 25 are exposed by removing the exposed second insulating layer 26. After removing the second photosensitive film pattern 27, the second conductive layer 28 is formed on the entire surface of the structure by a physical vapor deposition or CVD method. The second conductive layer 28 is formed of a thin film having a thickness of about 1000 GPa made of polysilicon having an appropriate resistance value or a metal silicide such as Ta, Cr, M or W. Next, a third photosensitive film pattern 29 is formed to protect the second conductive layer 28 on the second insulating layer 26 between the pads 25 and the pads 25.
제2(d)도를 참조하면, 상기 제 3 감광막패턴(29)에 의해 노출된 제 2 도전층(28)을 제거하여 저항막(30)을 형성한 후 상기 제 3 감광막패턴(29)을 제거한다. 그 다음 상기 구조의 전표면에 물리증착 또는 CVD등의 방법으로 산화규소 또는 질화규소등의 절연물질로 제 3 절연막(31)을 형성한다. 그 다음, 상기 패드(25)들상의 제 3 절연막(31)의 일부가 노출되도록 제 4 감광막패턴(32)을 형성한다.Referring to FIG. 2 (d), after forming the resistive layer 30 by removing the second conductive layer 28 exposed by the third photoresist pattern 29, the third photoresist pattern 29 is removed. Remove Then, the third insulating film 31 is formed on the entire surface of the structure by an insulating material such as silicon oxide or silicon nitride by physical vapor deposition or CVD. Next, the fourth photoresist layer pattern 32 is formed to expose a portion of the third insulating layer 31 on the pads 25.
제2(e)도를 참조하면, 상기 노출된 제 3 절연막(31)을 건식 또는 습식 식각방법으로 제거하여 금속배선과의 접촉을 위한 접촉창(33)들을 형성한다. 그 다음, 상기 제 4 감광막패턴(32)을 제거한 후 상기 접촉창(33)에 의해 노출된 저항막(30)과 전기적으로 접촉되는 금속배선(34)들을 통상의 방법으로 Al, W, Ti, Pt 또는 Mo등의 금속으로 형성한다. 상기 접촉창(33) 형성시 상기 저항막(30)이 소정두께 제거되거나 노출된 부분이 모두 제거되어도 나머지 저항막(30)이 저저항의 패드(25)들과 연결되어 있고 상기 금속배선(34)들이 상기 패드(25)와 연결된다.Referring to FIG. 2E, the exposed third insulating layer 31 is removed by a dry or wet etching method to form contact windows 33 for contact with the metal wiring. Subsequently, after removing the fourth photoresist pattern 32, the metal wires 34 electrically contacting the resistive film 30 exposed by the contact window 33 may be Al, W, Ti, It is formed of a metal such as Pt or Mo. When the contact layer 33 is formed, even if the resistive layer 30 is removed from the predetermined thickness or all of the exposed portions are removed, the remaining resistive layer 30 is connected to the pads 25 having low resistance, and the metal wiring 34 Are connected to the pad 25.
상술한 바와같이 이 발명에 따른 반도체장치 제조방법은 추가의 공정없이 박막저항의 양측에 금속배선과의 접촉을 위한 저저항의 패드를 형성하여 접촉창 형성 공정시에 박막저항이 소정두께 제거되어도 패드에 의해 금속배선과 전기적으로 안정적으로 접촉된다.As described above, the semiconductor device manufacturing method according to the present invention forms a pad of low resistance for contact with the metal wiring on both sides of the thin film resistor without any additional process, so that the pad is removed even when the thin film resistance is removed in the contact window forming process. It makes electrical contact with metal wiring stably.
따라서 이 발명은 박막저항과 금속배선의 단선 또는 불완전 접촉등의 불량발생을 방지할 수 있으며, 원하는 정확한 저항값을 용이하게 얻어 반도체장치의 신뢰성을 향상시킬 수 있는 이점이 있다.Therefore, the present invention can prevent the occurrence of defects such as disconnection or incomplete contact between the thin film resistance and the metal wiring, and has the advantage that the desired accuracy of the resistance can be easily obtained to improve the reliability of the semiconductor device.
Claims (6)
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Cited By (2)
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| KR101158392B1 (en) * | 2005-04-30 | 2012-06-22 | 매그나칩 반도체 유한회사 | Thin film resistor and method for forming the same, and method for manufacturing semiconductor device using the same |
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1992
- 1992-03-04 KR KR1019920003576A patent/KR950003221B1/en not_active IP Right Cessation
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