KR950000141Y1 - 16 bit parallel test circuit - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 종래의 8비트 병렬 테스트 회로도.1 is a conventional 8-bit parallel test circuit diagram.
제2도 (a)(b)는 본 고안에 따른 16비트 병렬 테스트 회로도.Figure 2 (a) (b) is a 16-bit parallel test circuit diagram according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 데이터 감지증폭기 20 : 메모리셀11: data sensing amplifier 20: memory cell
G1∼G11 : 게이트 M1∼M30 : 트랜스미션 게이트G1 to G11: Gate M1 to M30: Transmission gate
본 고안은 칩(CHIP)내에서의 메모리 테스트에 관한 것으로, 특히 고집적메모리에서 똑같은 데이터를 동시에 셀(CELL)에 저장시키고, 그 데이터들이 올바르게 저장되어 있는가를 테스트할 경우 테스트시간을 단축시킴과 아울러 최소한의 면적으로 레이아웃이 가능하도록 한 16비트 병렬 테스트회로에 관한 것이다.The present invention relates to a memory test in a chip, particularly when storing the same data in a cell at the same time in a high density memory and testing whether the data is stored correctly and at the same time, at least, It relates to a 16-bit parallel test circuit that allows the layout of the area.
종래의 8비트 병렬 테스트회로는 제1도에 도시된 바와같이 메모리의 8비트 데이터쌀(DIO)은 프리앰프(P8∼P5)를 통해 오아게이트(OR1)와 앤드게이트(AND1)의 입력단에 연결됨과 동시에 인에이블신호(T)에 의해 제어되어 메모리에 연결됨과 동시에 프리앰프(PA1∼PA4)에 연결되고, 상기 오에게이트(OR1)의 출력(B)과 앤드게이트(AND1)의 출력(A)은 프리앰프(PA1∼PA4)의 출력과 함께 각각 오아게이트(OR2)와 낸드게이트(NAND1)의 입력단에 연결되며, 상기 낸드게이트(NAND1)와 오아게이트(OR2)의 출력은 앤드게이트(AND2)의 입력단에 연결되고, 상기 앤드게이트(AND2)의 출력은 인버팅된 후 인에이블 신호(OE)에 의해 동작하는 버퍼(B)를 통해 최종출력단(out)에 연결되어 구성된다.The conventional 8-bit parallel test circuit has 8-bit data rice (DIO) of memory as shown in FIG. ) Is connected to the input terminals of the OR gate OR1 and the AND gate AND1 through the preamps P8 to P5 and at the same time the enable signal ( It is controlled by T) and is connected to the memory and is connected to the preamps PA1 to PA4, and the output B of the O gate OR1 and the output A of the AND gate AND1 are preamps PA1 to PA. The output of PA4 is connected to the input terminals of the OR gate OR2 and the NAND gate NAND1, respectively, and the outputs of the NAND gate NAND1 and the OR gate OR2 are connected to the input terminals of the AND gate AND2. The output of the AND gate AND2 is inverted and then an enable signal ( It is configured to be connected to the final output (out) through a buffer (B) operated by OE).
이와같이 구성된 종래의 기술에 대하여 살펴보면 다음과 같다.Looking at the conventional technology configured as described above are as follows.
신호(T)가 인에이블되면 8비트데이타가 동시에 메모리에 쓰여지도록 되어있고, 리드(READ) 동작시에는 신호(T)가 디스에이블된 상태에서 4개의 데이터쌍(DIO)을 통해 입력된 데이터가 프리앰프(P5∼P8)를 통해 앤드게이트(ABD1)와 오아게이트(OR1)에서 데이터를 검색한 후 그 출력(A, B)을 낸드게이트(NAND1)와 오아게이트(OR2)로 보내며 그와 동시에 또다른 4개의 데이터쌍(DIO)이 테스트 프리앰프(PA1∼PA4)를 지나 낸드게이트(NAND1)에 앤드게이트(AND1)의 출력(A)와 같이 입력으로 들어가고, 오아게이트(OR2)에 오아게이트(OR1)의 출력(B)과 같이 입력으로 들어가 검색한 후 두개의 게이트(NAND1)(OR2)의 출력을 앤드게이트(AND2)에서 다시 검색하여 출력하면 버퍼(B)의 입력측에서 인버팅된 후 인에이블신호(OE)에 의해 버퍼링되어 출력(out)은 로우상태가 된다.signal( When T) is enabled, 8-bit data is written to the memory at the same time. During read operation, the signal ( Four data pairs (DIO) with T disabled After the data inputted through the preamps P5 to P8 retrieves data from the AND gate ABD1 and the OR gate OR1, the outputs A and B are output from the NAND gate NAND1 and the OR gate. OR2) and at the same time another 4 data pairs (DIO ) Passes through the test preamps PA1 to PA4 and enters the NAND gate NAND1 as the output A of the AND gate AND1, and the output of the oragate OR1 to the OR gate OR2. After the input and search, the output of the two gates (NAND1) (OR2) is searched again from the AND gate (AND2) and outputted, the inverted signal at the input side of the buffer (B) after the enable signal Buffered by OE) and the output (out) goes low.
그러나, 이와같은 종래의 기술구성에 있어서 많은 데이터쌍을 사용함으로써 회로가 복잡해지고, 다른 회로에 적용가능한 8비트 병렬 테스트회로로서 16비트 병렬 테스트회로를 구성한 경우 큰 면적을 차지하게 되는 문제점이 있다.However, in such a conventional technology configuration, the circuit becomes complicated by using many data pairs, and when the 16-bit parallel test circuit is configured as an 8-bit parallel test circuit applicable to other circuits, there is a problem that it occupies a large area.
따라서 본 고안은 고집적메모리의 테스트시 테스트시간을 줄임과 아울러 최소한의 면적으로 회로구현이 가능하도록 한 16비트 병렬 테스트회로를 안출한 것으로, 이하 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.Therefore, the present invention devised a 16-bit parallel test circuit that reduces the test time and enables circuit implementation with a minimum area during the test of the high density memory, which will be described in detail with reference to the accompanying drawings.
본 고안의 16비트 병렬 테스회로 구성은 제2도에 도시한 바와같이 메모리(20)의 데이터비트(Bit)는 각각 컬럼디코더로부터 출력되는 신호(YG)(TG)에 의해 인에이블되는 트랜스미션게이트(M1, M3, M5, …, M15)(M17, M19, …, M23)을 차례로 거쳐 노아게이트(G1, G3)와 낸드게이트(G2, G4)의 입력단에 연결되며 또한 제2도의 (b)의 트랜스미션게이트(M25, M27, …)에 연결되고, 데이터비트()는 트랜스미션게이트(M2, M4, M6, M8, …)를 거쳐 제2도의 (b)의 트랜스미션게이트(M26, M28, …)에 연결되고, 신호(TGW)에 의해 인에이블되는 트랜스미션게이트(M25, M27)(M26, M28)는 각각 트랜스미션게이트(M29)(M30)와 데이터 감지증폭기(11)에 연결되고, 신호(TWE)에 의해 인에이블되는 상기 트랜스미션게이트(M29)(M30)와 데이터 감지증폭기(11)는 출력단( )(PIO)에 연결되며, 노아게이트(G1)(G3)와 낸드게이트(G2)(G4)의 출력은 각각 배타적 노아게이(G5)(G6)의 입력단에 연결되고, 상기배타적 노아게이트(G5)(G6)의 출력은 각각 낫(NOT) 게이트(G7)(G8)를 거쳐 노아게이트(G9)의 입력단에 연결되고, 상기 노아게이트(G9)의 출력은 낫게이트(G10)를 거쳐 1/8셀렉터신호(1/8 Sel)에 의해 인에이블되는 트랜스미션게이트(M31)를 거쳐 노아게이트(G11)의 입력단에 연결되는 구성으로서, 블록 A와 블록 B가 동일한 구성이고, 블록 C와 블록 D가 동일한 구성이다.In the 16-bit parallel test circuit configuration of the present invention, as shown in FIG. 2, the data bits Bit of the memory 20 are respectively output from the column decoder YG. ) (TG Connected to the input terminals of the NOR gates G1 and G3 and the NAND gates G2 and G4 through the transmission gates M1, M3, M5, ..., M15 (M17, M19, ..., M23) that are enabled by And is connected to the transmission gates M25, M27, ... in FIG. Is connected to the transmission gates M26, M28, ... of FIG. 2B via the transmission gates M2, M4, M6, M8, ..., and is enabled by the signal TGW. M27, M26, and M28 are connected to the transmission gates M29 and M30 and the data sensing amplifier 11, respectively, and the transmission gates M29 and M30 and data sensing enabled by a signal TWE. The amplifier 11 has an output stage ( ) (PIO ), The outputs of the noble gates G1, G3, and NAND gates G2, G4 are connected to the input terminals of the exclusive noble G5, G6, respectively, and the exclusive noble gates G5, G6. ) Are respectively connected to the input terminal of the noble gate G9 via a NOT gate G7 and G8, and the output of the noble gate G9 is a 1/8 selector signal via a sick gate G10. The configuration is connected to the input terminal of the NOA gate G11 via the transmission gate M31 enabled by (1/8 Sel), and the block A and the block B are the same, and the block C and the block D are the same. .
이와같이 구성된 본 고안의 동작 및 작용효과에 대하여 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings for the operation and effect of the present invention configured as described above are as follows.
먼저 테스트모드에서 라이트(WRITE)시 제2도의 (b)에서와 같이 테스트플래그 발생회로에서 발생하는 인에이블된 테스트플래그신호(TF)와 라이트신호(W)에 의해 만들어진 테스트플래그 발생 라이트신호(TGE)에 의해 데이터쌍(DIO, )…(DIO3,3)을 게이트(Gating)하여 데이터 감지증폭기(11)와 트랜스미션게이트(M29)(M30)로 전달할때 데이터 감지증폭기 인에이블 신호(DSAE)는 디스에이블되어 데이터 감지증폭기(11)는 동작하지 않게된다.First, the test flag generating light signal TGE generated by the enabled test flag signal TF and the light signal W generated in the test flag generating circuit as shown in (b) of FIG. 2 during the write mode in the test mode. Data pairs () by , )… (DIO3, When the gate 3 is transferred to the data sense amplifier 11 and the transmission gates M29 and M30, the data sense amplifier enable signal DSAE is disabled so that the data sense amplifier 11 does not operate. .
또한 테스트플래그신호(TF)와 라이트인에이블신호()에 의해 만들어진 테스트플래그 라이트신호(TWE)가 인에이블되면 동시에 8비트데이타가 출력단( )(PIO)를 통해 메모리에 저장시키게 되는데, 이와같은 동작이 블록 D에서도 동일한 방법으로 이루어지므로 16비트를 동시에 라이트하게 되는 것이다.In addition, the test flag signal (TF) and the write enable signal ( When the test flag write signal (TWE) generated by the E1 is enabled, 8-bit data is simultaneously output ( (PIO) is stored in the memory. This is done in the same way in block D, which means that 16 bits are written simultaneously.
이렇게 16비트의 데이터를 라이트하고 난 후 그 데이터가 올바르게 저장되었나를 확인할때는 제2도의 (a)에서와 같이 신호(TG)가 인에이블되어 트랜스미션게이트(M17∼M20)(M21∼M24)가 온됨에 따라 컬럼디코더출력(YG)에 의해 나온 데이터쌍(DEO∼DIO7)( ∼7)들중 데이터(DIO∼DIO7)를 게이팅하여 4개씩 따로 낸드게이트(G2)(G4)와 노아게이트(G1, G3) 및 배타적노아게이트(G5, G6)를 사용해 검색한 후 1/8셀렉터신호(1/8 Sel)에 의해 게이팅되어 노아게이트(G11)로 출력되어진다.After writing 16-bit data and confirming that the data is stored correctly, as shown in (a) of FIG. Column decoder output (YG) is enabled as transmission gates (M17 to M20) (M21 to M24) are turned on. Data pair (DEO) by DIO7) ( To 7 of the data (DIO 1 to 8 selector signals (1/8 Sel) after the NAND gate (G2) (G4), noah gates (G1, G3), and exclusive noar gates (G5, G6) are searched separately. It is gated by and is output to the noar gate G11.
이와같은 동작도 블록 A와 블록 B에서 동시에 이루어져 신호(D1, D2)는 낸드게이트(G11)를 통해 재검색하여 출력(out)으로 보낸다.The same operation is also performed at the block A and the block B at the same time, and the signals D1 and D2 are rescanned through the NAND gate G11 and sent to the output.
이때 똑같은 데이터가 읽혀지면 출력(out)은 하이(high)상태가 되고 하나라도 다르면 로우(low)상태가 된다.At this time, if the same data is read, the output goes high and if any one is different, it goes low.
이상에서 상세히 설명한 바와같이 본 고안은 고집적메모리의 테스트시 테스트시간을 중릴 수 있고, 데이터를 검색하는 회로가 작은 트랜지스터로 충분히 가능하므로 크기가 작아지며, 특히 상축과 하측블럭(A, B)에 라인(D1, D2)이 하나씩 있으며 1/8셀렉터(1/8Sel)에 의해 출력이 전달되므로 설계상 매우 큰 잇점이 있는 효과가 있다.As described in detail above, the present invention can limit the test time during the test of the high density memory, and the size of the circuit can be sufficiently reduced by a small transistor for retrieving the data, and the size of the upper and lower blocks A and B is particularly There are (D1, D2) one by one and the output is transmitted by 1/8 selector (1 / 8Sel), so there is an effect that is very big in design.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019890019397U KR950000141Y1 (en) | 1989-12-20 | 1989-12-20 | 16 bit parallel test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019890019397U KR950000141Y1 (en) | 1989-12-20 | 1989-12-20 | 16 bit parallel test circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910012878U KR910012878U (en) | 1991-07-30 |
| KR950000141Y1 true KR950000141Y1 (en) | 1995-01-10 |
Family
ID=19293545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019890019397U KR950000141Y1 (en) | 1989-12-20 | 1989-12-20 | 16 bit parallel test circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950000141Y1 (en) |
-
1989
- 1989-12-20 KR KR2019890019397U patent/KR950000141Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910012878U (en) | 1991-07-30 |
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