JPS5832286A - Address decoding system for storage device - Google Patents
Address decoding system for storage deviceInfo
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- JPS5832286A JPS5832286A JP56130962A JP13096281A JPS5832286A JP S5832286 A JPS5832286 A JP S5832286A JP 56130962 A JP56130962 A JP 56130962A JP 13096281 A JP13096281 A JP 13096281A JP S5832286 A JPS5832286 A JP S5832286A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
Description
【発明の詳細な説明】
本発明［ＲＯＭやＲＡＭ等の記憶装置のアドレスデコー
ド方式に関し、更に詳しくＦｉ紀憶装置のアトＶＸをデ
コードする際に、アドレス入力として３値以上の＆１ｆ
！Ｕｆｊｉを用ｉ、その５値以上の論理入力をアドレス
情報判定回路に依って２１１０アドレス信号に変倹した
後、アドレスをデコードせんとしたもので、アドレス入
力端子数の削減を目的としている。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an address decoding method for storage devices such as ROM and RAM, and in more detail, when decoding atto VX of an Fi storage device, the address input is 3 or more values &1f.
! Using Ufji, the logic input of 5 or more values is transformed into a 2110 address signal by an address information determination circuit, and then the address is decoded, and the purpose is to reduce the number of address input terminals.
第１図に記憶装置として代表的なダイナミックＷＩＲＯ
Ｍの内部構成の一例が示されている。ここに示した例Ｆ
ｉ説明の簡単の＆Ｋ、２人力、４出力の
２２Ｘ４＝１６（ビット）
のＲＯＭである。この第１図に於て、（Ｍ）はメモリ七
ルを行列に配置しｔメ七すセルアＶイ、■）はアドレス
デコーダ、６）はｔンスア・ンデであＶ、ここで例えば
、アドレスデコーダ（３）にアドレス入力信号、ＡＯ＝
Ａ唱＝１０”、が入力されて来ると、７−ド＠（ａｎ）
が°ｏ”トナａ、残りＯ”ｌ−Ｆｉｌ（ａｌ ）（Ｊ！
Ｌり（ａりは１１となる。従って選択されたワードＩＩ
（ａｏ）［１１続されたメモリセルトフンジス？がデデ
レツシ茸ン型ＭＯＳの場合はＯ’Ｎ、ヱンハンスメント
型ＭＯＳの場合はＯＦＦとなる。Figure 1 shows a typical dynamic WIRO storage device.
An example of the internal configuration of M is shown. Example F shown here
It is a 22x4=16 (bit) ROM with simple explanation, 2 manual power, and 4 outputs. In FIG. 1, (M) is a memory array arranged in rows and columns, (■) is an address decoder, and (6) is an address decoder, where, for example, Address input signal to address decoder (3), AO=
When A chant = 10” is input, 7-do@(an)
is °o”tona, remaining O”l-Fil (al) (J!
L (a is 11. Therefore, the selected word II
(ao) [11 consecutive memory cellst fungis? is O'N in the case of a mushroom-type MOS, and is OFF in the case of an enhancement-type MOS.
一方、非選択＋２）７−１’ＩＩ（ａｔ）（ａ２バａ！
１）［接続されたメモリセルトランジスタはデプレｙＶ
１ン型、エンハンスｆＪＫ関係な（ＯＮとなろう この
状態でクロ１りφ１を＠１°、φ２を＠０“にすると、
デー１１１ＣＶｒＪ）ＣＶｊバｖ２バＶ５） ？１．１
ｖチャージされて“１”となる。次にクロックφ１を０
“、φ２を１１１ｍにすると、ｔ〜トヲンＶス＃がＯＮ
の場合はデータ線（ＶＯ）は°０”に変化し、ＯＦＦの
場合け°１＃の状態を保持するう図の場合であればデー
タＩＩ（７１）に違ったｔルトランジスタカエデプレフ
シ蕾ン型であるので、このデータ線（Ｔ２）・ｏみが”
０”となり、他のデー＃綴ＣＶＯ）（ｖｌ）（ＶＳ）け
＠１“となる。この信号がセンスアンプ６）を介して出
力される。On the other hand, non-selection +2) 7-1'II (at) (a2 bar a!
1) [The connected memory cell transistor is
1 type, enhanced fJK related (will be ON) In this state, if black 1 φ1 is set to @1° and φ2 is set to @0",
Day111CVrJ)CVjbav2baV5)? 1.1
V is charged and becomes "1". Next, clock φ1 is set to 0.
", When φ2 is set to 111m, t~toon Vs# is ON.
In the case of , the data line (VO) changes to 0", and in the case of OFF, the state of 1 is maintained. In the case of the figure, a different transistor is connected to data II (71). Since it is a double-pin type, this data line (T2)
0", and other data # spell CVO) (vl) (VS) ke@1". This signal is output via a sense amplifier 6).
尚、アドレス入力としてＡＯ＝Ａ１＝ｇ’Ｑ“の場合を
考え友が、ＡＯ＝１、Ａ１−０、の時はワード１１（ａ
ｌ）が１１”、Ａｏ＝口、Ａ１＝１の場合はワード１ｌ
（ａ２）が”１”、ＡＯ＝ＡＩ＝１の時にハワーードｉ
ｌＬ＆３ノが＠１１′となって大々選択される事は太う
までもない拳である。In addition, considering the case of AO=A1=g'Q'' as address input, if the friend is AO=1, A1-0, word 11 (a
If l) is 11”, Ao=mouth, A1=1 then word 1l
Howard i when (a2) is “1” and AO=AI=1
It's no wonder that lL&3no becomes @11' and is widely selected.
斯ｂ７ ＦＬ／ス方式に依ると、アドレスをデコードす
る為に必要なアドレス入力の本数もメモリセルの数に応
じて増加する。今例えば８ビフ）出力の場合を考えてみ
ると、アドレス入力本数は。According to the b7 FL/S method, the number of address inputs required to decode an address also increases in accordance with the number of memory cells. For example, if we consider the case of 8 bif) output, the number of address inputs is.
１２８にビ１ ） （＝２１４ｘｓ ヒｙ ） ）（Ｉ
Ａ＠、１４本。128 to Bi1) (=214xs Hiy) )(I
A@, 14 books.
２５６にビット（＝２１５Ｘ８ビフトフの時、１５本、
必要となる。256 bits (= 215 x 8 Biftoff, 15 bits,
It becomes necessary.
１つのアドレス入力に対して１″と°０”の２つの状態
を持たせた場合は上述したようなアドレス入力本数を必
要とするので、“１″と°０″の２状態のみならず、６
状態以上をアドレス入力に持たせる事に依ってアドレス
入力本数の削＃Ｉｉが可能となる。If one address input has two states, 1" and °0", the number of address inputs as described above is required, so not only the two states "1" and °0", but also the two states "1" and °0" are required. 6
By allowing the address input to have more than the state, it is possible to reduce the number of address inputs.
本発明はこの点に着目して為されたものであって、５つ
以上の状態を持二たアドレス入力を２値の信号に変換し
て新たなアドレス入力としている。The present invention has been developed with this point in mind, and an address input having five or more states is converted into a binary signal to be used as a new address input.
第２ｒＩｔＪＫ本発明の原理図が示されており、０．鵠
。A principle diagram of the second rItJK invention is shown, and 0. Mouse.
■、は夫々第１図で説明したアドレスデコーダ、メモリ
セルアレイ、センスアンプであり、アドレ：・１゜
スデコーダの）の前段に本発明の特徴とするアドレス情
報判定回路σ）が設けられているうこのアドレス情報判
定回路σ）は、３つ以上の伏動を持ったアドレス情報、
順も３値以上の論理値を持つアドレス情報信号から°０
″と°１′との２ＩｌｌｌＩＩ増を有するアドレス入力
信号を得る働きを為す。■ and are respectively the address decoder, memory cell array, and sense amplifier explained in FIG. This address information judgment circuit σ) is configured to detect address information with three or more liens,
The order is also °0 from the address information signal with a logical value of three or more values.
It serves to obtain an address input signal having 2IllII increments of '' and .degree.1'.
ｔｌｌｉ５ｋＪＫ５＊ｏ゛ｒドＶス情報判定回路σ）の
具体的咋部構成が示されており、（Ｔす（Ｔｌ（Ｔ３）
は３ｉ１の論理値から成るアドレス情報（ＡＯＩ）が同
時に印加されるトランジスタで、夫々の閾値（Ｖｔす、
（Ｖｔ２）、（ｖｔｌが０．５Ｖ、２．５Ｖ、４゜ＱＶ
、に設定されている。一方、アドレス情報（ＡＯｓ ）
ｕ＊ ４ 図に示ＴｔｌＤ （，０，Ｏｖ、１．５Ｖ
、３、ＯＶ、５．ＯＶの４つｏｗＦＥＲｆｌｉｔ夫々４
つｏ論理値（００）、（０１）、（１ｏ）、（１１）に
対応させる。The specific configuration of the tlli5kJK5*ordVs information judgment circuit σ) is shown, and (Ts(Tl(T3)
are transistors to which address information (AOI) consisting of logical values of 3i1 is simultaneously applied, and the respective threshold values (Vt,
(Vt2), (vtl is 0.5V, 2.5V, 4°QV
, is set to . On the other hand, address information (AOs)
u* 4 TtlD (,0,Ov, 1.5V
,3,OV,5. 4 of OV owFERflit 4 each
and correspond to logical values (00), (01), (1o), and (11).
ここで例えばアドレス情報（ＡＯｌ）としてｏ、。Here, for example, address information (AOl) is o.
Ｖが印加されたとすると、トランジスタ（ＴＩＪ（Ｔｌ
（Ｔｓ）（Ｄ全てＦｉＯＦＦＴ８る４２）？、該各ト’
９ ンＶスＩ （Ｔｔ ）（Ｔ２ ） （Ｔ’ｊ ）
（Ｄ出力（ｈｌ）（ｈｌ）（ｈｌ）ｉｊ全て′１＃であ
る。従ってアドレスデコーダ０へのアドレス入力（ＡＤ
）及び（Ａｌ ）ｉｊ共に０”即ちアドレス情報（ＡＯ
Ｉ）がＯ，ＯＶの時の論理１１（００）に対応する。ア
ドレス情報（Ａトリとして１．５ｖが得られた詩にはト
ランジスタ（Ｔ１）ｉｊＯＮ、（Ｔ２）（Ｔｌ）ｔｆＯ
ＦＦであるのでトランジスタ出力（ｈｌ）のみ”が００
′で、残る出力（ｈｌ）（ｈｌｌ）ａ”１”トナル。従
う”［ＡＯ＝１、Ａ１＝０となり、これもアドレス情報
（ＡＯｔ）が１．５ｖ。Assuming that V is applied, the transistor (TIJ (Tl
(Ts) (D all FiOFFT8ru42)? , each
9 Vsu I (Tt) (T2) (T'j)
(D output (hl) (hl) (hl) ij are all '1#. Therefore, address input to address decoder 0 (AD
) and (Al )ij are both 0", that is, the address information (AO
This corresponds to logic 11 (00) when I) is O, OV. Address information (transistors (T1) ijON, (T2) (Tl) tfO for poems where 1.5V was obtained as A-tri)
Since it is an FF, only the transistor output (hl) is 00.
', the remaining output (hl) (hl) a"1" tonal. [AO=1, A1=0, and the address information (AOt) is also 1.5v.
時に定義したアドレス入力（Ａｎ）（ＡｌＪＩ；Ｏ論理
値（０１）に対応している。アドレス情報（ＡＯｌ）が
３、ＯＶの時、５．ＯＶ（２Ｊ時４９ｅ４ Ａ Ｄ ＝
１ ％Ａ １＝０、並びに八〇＝Ａ１＝１、となり、
全て定義に対応したアドレス入力（ＡＤ）（Ａｊ）が得
られるう第５図はアドレス情報（’ＡＯ１）Ｋついて考
えたが、（Ａ２！ｉ） ％全く同様に１本のフィンに乗
って来る３１１！ｍ増から２本のラインに乗ゐ２値−場
を得る事が出来る。It corresponds to the address input (An) (AlJI; O logical value (01)) defined at
1%A1=0, and 80=A1=1,
Address inputs (AD) (Aj) that all correspond to the definitions can be obtained.In Figure 5, we considered address information ('AO1)K, but (A2!i) %It comes on one fin in exactly the same way. 311! We can obtain a binary field by multiplying the two lines by multiplying by m.
このように１本のアドレス情報線に３値の［理値を乗せ
る事に依って２値の論理ｔｍ會２本のアドレス入力線に
得る１＃が出来る事となる。In this way, by placing a three-value logic value on one address information line, a binary logic tm and 1# can be obtained on two address input lines.
本発明は以上の説明から明らかな４口く、多値論理信号
に依ってアドレス情報を得る構成であるので、３憶装置
をアクセスする際に出いるアドレス情報線の本数が従来
の２４１論理信号を用いていたものに比して１／２で済
む事となり、集積囲路化した時のメ七リアレイのビン数
の削減が図れ、超ＬＳＩと云われる６４にビット、或い
はそれ以上の配憶１ｉＩ！雪のコヌトダウンに寄与する
ところは大きい。As is clear from the above description, the present invention has a configuration in which address information is obtained using four multi-value logic signals, so the number of address information lines that appear when accessing a 3-memory device is lower than that of the conventional 241 logic signal. The number of bins in the multi-chip array can be reduced by 1/2 compared to the one that used the integrated circuit, and the number of bins in the memory array can be reduced by 64 bits or more when it is integrated. 1iI! Snow contributes greatly to Conutdown.
第１□□□はダイナミック型ＲＯＭの内部構成回路図、
第２□□□は本発明方式を採用した際のブロック図、第
３（２）はその要部の回路図、第４（２）はアドレス情
報の論理値幽であって、輔はメ七すアＶイ、０ｄアドレ
スデコーダ、ｇ）ｔＩ′ｉアドレス情報判定回路、を夫
々示しているう
出−人三洋［［株式会社
第２図
第４図
−ＬＬＬ−ｅｖThe first □□□ is the internal configuration circuit diagram of the dynamic ROM,
The second □□□ is a block diagram when the method of the present invention is adopted, the third (2) is a circuit diagram of the main part, the fourth (2) is a logical value diagram of address information, and the fourth is a diagram of the main part. A, 0d address decoder, and g) tI'i address information determination circuit, respectively, are shown by Udeto Sanyo [[Co., Ltd.
Claims (1)
アドレスデコード方式に於て、行列にメ七す七Ｎが配置
されたメ七リセルアレイと、該メセリセルアレイのワー
ド線にワード信号を供給するアドレスデコーダと、該ア
ドレスデコーダに２値論理値を有するアドレス入力を印
加するアドレス情報判定回路と、から殴り、該アドレス
情報判定回路には３値以上の論理値から殴る入力アドレ
ス情報が印加される事を特徴とした記憶装置のアドレス
デコード方式。1) In the address decoding method for accessing the memory cells arranged in column f'f, a word signal is applied to a memory cell array in which memory cells are arranged in columns and columns, and to word lines of the memory cell array. An address decoder to be supplied, and an address information determination circuit that applies an address input having a binary logical value to the address decoder, and input address information determined from a logical value of three or more values is applied to the address information determination circuit. An address decoding method for a storage device that is characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130962A JPS5832286A (en) | 1981-08-20 | 1981-08-20 | Address decoding system for storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130962A JPS5832286A (en) | 1981-08-20 | 1981-08-20 | Address decoding system for storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5832286A true JPS5832286A (en) | 1983-02-25 |
Family
ID=15046693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56130962A Pending JPS5832286A (en) | 1981-08-20 | 1981-08-20 | Address decoding system for storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832286A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244486A (en) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | Semiconductor device |
| JPH02116087A (en) * | 1988-10-25 | 1990-04-27 | Nec Corp | Semiconductor memory |
-
1981
- 1981-08-20 JP JP56130962A patent/JPS5832286A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244486A (en) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | Semiconductor device |
| JPH02116087A (en) * | 1988-10-25 | 1990-04-27 | Nec Corp | Semiconductor memory |
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