Claims (8)
게이트가 신호입력단자와 접속되고 일방단자가 접지와 접속되는 제1모스트랜지스터; 게이트가 출력단자와 접속되고 일방단자가 접지와 접속되는 제2모스트랜지스터; 상기 제1모스트랜지스터의 타방단자에 베이스가 접속되고 전원전압과 출력단자 사이에 연결된 제1바이폴라 트랜지스터; 상기 제2모스트랜지스터의 타방단자에 베이스가 접속되고 출력단자와 접지전압 사이에 연결된 제2바이폴라트랜지스터; 입력 신호에 응답하여 상기 제1바이폴라 트랜지스터 및 상기 제2이폴라 트랜지스터를 선택적으로 구동하기 위한 스위칭 수단; 및 상기 제1바이폴라 트랜지스터의 베이스단자와 출력단자에 접속되는 저항수단을 구비하는 것을 특징으로 하는 바이모스트랜지스터 로직회로.A first MOS transistor having a gate connected to the signal input terminal and one terminal connected to the ground; A second MOS transistor having a gate connected to the output terminal and one terminal connected to the ground; A first bipolar transistor having a base connected to the other terminal of the first MOS transistor and connected between a power supply voltage and an output terminal; A second bipolar transistor having a base connected to the other terminal of the second MOS transistor and connected between an output terminal and a ground voltage; Switching means for selectively driving the first bipolar transistor and the second bipolar transistor in response to an input signal; And resistance means connected to the base terminal and the output terminal of the first bipolar transistor.
제1항에 있어서, 상기 제1모스트랜지스터와 제2모스트랜지스터는 각각 PMOS 트랜지스터와 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 바이모스트랜지스터 로직회로.2. The biMOS transistor logic circuit of claim 1, wherein the first and second MOS transistors each include a PMOS transistor and an NMOS transistor.
제1항에 있어서, 상기 제1, 제2바이폴라 트랜지스터는 NPN형으로 구성되는 것을 특징으로 하는 바이모스트랜지스터 로직회로.2. The biMOS transistor logic circuit of claim 1, wherein the first and second bipolar transistors are of an NPN type.
제1항에 있어서, 상기 스위칭수단은 입력신호에 응답하여 상기 제1바이폴라 트랜지스터를 구동하기 위한 제3모스트랜지스터; 및 입력신호에 응답하여 상기 제2바이폴라 트랜지스터의 게이트로 출력전압을 인가하는 제4모스트랜지스터로 구성되는 것을 특징으로 하는 바이모스트랜지스터 로직회로.The switching circuit of claim 1, wherein the switching unit comprises: a third MOS transistor for driving the first bipolar transistor in response to an input signal; And a fourth MOS transistor configured to apply an output voltage to the gate of the second bipolar transistor in response to an input signal.
제4항에 있어서, 상기 제3, 제4모스트랜지스터는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 바이모스(BIMOS)트랜지스터 로직회로.5. The BiMOS transistor logic circuit of claim 4, wherein the third and fourth MOS transistors comprise NMOS transistors.
게이트가 신호입력단자와 접속되고 일방단자가 접지와 접속되는 제1모스트랜지스터, 게이트가 출력단자와 접속되고 일방단자가 접지와 접속되는 제2모스트랜지스터, 상기 제1모스트랜지스터의 타방단자에 베이스가 접속되고 전원전압과 출력단자 사이에 연결된 제1바이폴라 트랜지스터, 상기 제2모스트랜지스터의 타방단자에 베이스가 접속되고 출력단자와 접지전압 사이에 연결된 제2바이폴라트랜지스터, 입력 신호에 응답하여 상기 제1바이폴라 트랜지스터 및 상기 제2이폴라 트랜지스터를 선택적으로 구동하기 위한 스위칭 수단, 및 상기 제1바이폴라 트랜지스터의 베이스단자와 출력단자에 접속되는 저항수단을 구비하는 바이모스트랜지스터로직회로에 있어서, 두 신호입력을 위한 상기 신호입력단자를 대치하는 두 신호입력단자; 상기 두 신호입력단자와 각각 게이트가 연결되고 상기 제1모스트랜지스터를 대치하여 서로 직렬연결되는 제5,제6 두 모스트랜지스터; 상기 제3모스트랜지스터와 대치되고 서로 병열연결되는 제7, 제8두 모스트랜지스터; 상기 제4모스트랜지스터와 대치되고 서로 직렬 연결되는 제9, 제10 두 모스트랜지스터를 구비하여 NAND 게이트를 구성하는 것을 특징으로 하는 바이모스트랜지스터 로직회로.A first MOS transistor whose gate is connected to the signal input terminal and one terminal is connected to the ground, a second MOS transistor whose gate is connected to the output terminal and one terminal is connected to ground, and the base is connected to the other terminal of the first MOS transistor A first bipolar transistor connected between a power supply voltage and an output terminal, a second bipolar transistor connected with a base connected to the other terminal of the second MOS transistor, and connected between an output terminal and a ground voltage, and the first bipolar transistor in response to an input signal. A bi-MOS transistor logic circuit comprising: a transistor and switching means for selectively driving the second bipolar transistor; and resistance means connected to a base terminal and an output terminal of the first bipolar transistor; Two signal input terminals that replace the signal input terminals; Fifth and sixth MOS transistors each having a gate connected to each of the two signal input terminals and connected in series with the first MOS transistor; A seventh and eighth morph transistors disposed in parallel with the third morph transistors and connected in parallel with each other; And a ninth and tenth MOS transistors disposed in series with each other and opposing the fourth MOS transistors to form a NAND gate.
게이트가 신호입력단자와 접속되고 일방단자가 접지와 접속되는 제1모스트랜지스터, 게이트가 출력단자와 접속되고 일방단자가 접지와 접속되는 제2모스트랜지스터, 상기 제1모스트랜지스터의 타방단자에 베이스가 접속되고 전원전압과 출력단자 사이에 연결된 제1바이폴라 트랜지스터, 상기 제2모스트랜지스터의 타방단자에 베이스가 접속되고 출력단자와 접지전압 사이에 연결된 제2바이폴라트랜지스터, 입력 신호에 응답하여 상기 제1바이폴라 트랜지스터 및 상기 제2이폴라 트랜지스터를 선택적으로 구동하기 위한 스위칭 수단, 및 상기 제1바이폴라 트랜지스터의 베이스단자와 출력단자에 접속되는 저항수단을 구비하는 바이모스트랜지스터로직회로에 있어서, 두 신호입력을 위한 상기 신호입력단자를 대치하는 두 신호입력단자; 상기 두신호입력단자와 각각 게이트가 연결되고 상기 제1모스트랜지스터를 대치하여 서로 병렬연결되는 제11,제12 두 모스트랜지스터; 상기 제3모스트랜지스터와 대치되고 서로 직렬연결되는 제13, 제14 두 모스트랜지스터; 상기 제4모스트랜지스터와 대치되고 서로 병렬연결되는 제15, 제16 두 모스트랜지스터를 구비하여 NOR 게이트를 구성하는 것을 특징으로 하는 바이모스트랜지스터 로직회로.A first MOS transistor whose gate is connected to the signal input terminal and one terminal is connected to the ground, a second MOS transistor whose gate is connected to the output terminal and one terminal is connected to ground, and the base is connected to the other terminal of the first MOS transistor A first bipolar transistor connected between a power supply voltage and an output terminal, a second bipolar transistor connected with a base connected to the other terminal of the second MOS transistor, and connected between an output terminal and a ground voltage, and the first bipolar transistor in response to an input signal. A bi-MOS transistor logic circuit comprising: a transistor and switching means for selectively driving the second bipolar transistor; and resistance means connected to a base terminal and an output terminal of the first bipolar transistor; Two signal input terminals that replace the signal input terminals; An eleventh and twelfth morph transistors connected to the two signal input terminals, respectively, and connected in parallel to the first morph transistors; Two thirteenth and fourteenth MOS transistors that are opposed to the third MOS transistors and are connected to each other in series; And a fifteenth and sixteenth MOS transistors disposed in parallel with each other and connected to the fourth MOS transistors to form a NOR gate.
제1항, 제6항 또는 제7항 중 한 항에 있어서, 상기 바이모스트랜지스터 로직회로는 소정의 신호입력과 이에 대응하여 상기 제1, 제3모스트랜지스터와 각각 직병열연결되는 소정의 모스트랜지스터와 상기 제4모스트랜지스터와 직병열연결되는 소정의 모스트랜지스터를 구비하여 다수의 입력을 갖는 게이트의 구성이 가능한 것을 특징으로 하는 바이모스트랜지스터의 로직회로.The predetermined morph transistor according to claim 1, wherein the bi-MOS transistor logic circuit is connected to the first and third MOS transistors in series and in parallel with a predetermined signal input. And a predetermined MOS transistor connected in series and parallel with the fourth MOS transistor, so that a gate having a plurality of inputs can be configured.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.