Claims (9)
기록매체로부터 재생되는 디지탈 주데이타에 대하여 C1, C2코드로 오류를 정정하여 오류가 정정되지 않은 주데이타에 대하여 N바이트단위로 오류플래그를 부가하여 추가적인 오류정정을 행하기 위하여 상기 C2코드로 오류정정한 상기 주데이타를 소정의 N바이트단위로 저장하는 제1저장영역과, 상기 N바이트단위의 주데이타에 대응하여 N비트단위의 오류플래그를 저장하는 제2저장영역을 갖는 메모리를 구비한 장치의 디지탈 신호처리방법에 있어서; 상기 메모리의 제1저장영역에 상기 주데이타가 저장되도록 외부에서 지정된 주데이타의 시작어드레스부터 순차적으로 상기 주데이타에 대한 어드레스를 발생시키기 위한 제1어드레스발생과정; 상기 메모리의 제2저장영역에 상기 오류플래그가 저장되도록 상기 제1어드레스발생과정에서 생성되는 상기 주데이타에 대한 어드레스로부터 캐치된 상기 N바이트단위의 각 시작어드레스에서 상기 외부에서 지정된 주데이타의 시작어드레스를 감산한 값을 N으로 나누어 상기 오류플래그에 대한 어드레스를 발생시키기 위한 제2어드레스발생과정; 및 상기 제2어드레스발생과정에서 생성되는 상기 주데이타에 대한 어드레스가 상기 외부에서 지정된 주데이타의 시작어드레스에서부터 N개 출력된 다음 이어서 상기 제2어드레스발생과정에서 생성되는 상기 주데이타에 대응하는 상기 오류플래그에 대한 어드레스가 출력되도록 어드레스를 선택하기 위한 선택과정을 포함함을 특징으로 하는 디지탈 신호처리방법.Error correction with C2 code to correct errors with C1 and C2 codes for digital main data reproduced from a recording medium and add error flags in N-byte units for main data for which errors have not been corrected. And a memory having a first storage area for storing the main data in a predetermined N byte unit and a second storage area for storing an error flag in N bit corresponding to the main data in the N byte unit. A digital signal processing method; A first address generating step of generating an address for the main data sequentially from a start address of an externally designated main data such that the main data is stored in the first storage area of the memory; Start address of the externally designated main data at each start address of the N-byte unit that is caught from the address for the main data generated in the first address generation process so that the error flag is stored in the second storage area of the memory. A second address generation process for generating an address for the error flag by dividing a value obtained by subtracting N by N; And the error address corresponding to the main data generated in the second address generation process after N addresses of the main data generated in the second address generation process are outputted from the start address of the externally designated main data. And a selection process for selecting an address such that an address for the flag is output.
제1항에 있어서, 상기 제1어드레스발생과정은 외부에서 지정된 주데이타의 시작어드레스부터 상기 메모리의 입력단자수에 해당하는 M비트를 카운트함으로써 수행됨을 특징으로 하는 디지탈 신호처리방법.The digital signal processing method according to claim 1, wherein the first address generating process is performed by counting M bits corresponding to the number of input terminals of the memory from a start address of externally designated main data.
제1항에 있어서, 상기 제2어드레스발생과정에서 상기 N바이트 단위의 주데이 에 대한 각 시작어드레스에서 상기 외부에서 지정된 주데이타의 시작어드레스를 감산한 값을 N으로 나누는 과정은 소정 회수만큼 쉬프트라이트함으로써 수행됨을 특징으로 하는 디지탈 신호처리방법.2. The method of claim 1, wherein dividing a value obtained by subtracting a start address of the externally designated main data from each start address of the N-byte main day in the second address generation process by N is performed by a predetermined number of times. Digital signal processing method characterized in that performed by.
기록매체로부터 재생되는 디지탈 주데이타에 대하여 C1, C2코드로 오류를 정정하여 오류가 정정되지 않은 주데이타에 대하여 N바이트단위로 오류플래그를 부가하여 추가적인 오류정정을 행하기 위한 디지탈 신호처리장치에 있어서; 상기 C2코드로 오류정정한 상기 주데이타를 소정의 N바이트단위로 저장하는 제1저장영역과, 상기 N바이트단위의 주데이타에 대응하여 N비트단위의 오류플래그를 저장하는 제2저장영역을 갖는 메모리수단; 상기 메모리수단의 제1저장영역에 상기 주데이타가 저장되도록 외부에서 지정된 주데이타의 시작어드레스부터 순차적으로 상기 주데이타에 대한 어드레스를 발생시키기 위한 제1어드레스발생수단; 상기 메모리수단의 제2저장영역에 상기 오류플래그가 저장되도록 상기 제1어드레스발생수단에서 출력되는 어드레스로부터 캐치된 상기 N바이트단위의 각 시작어드레스에서 상기 외부에서 지정된 주데이타의 시작어드레스를 감산한 값을 N으로 나눔으로써 상기 오류플래그에 대한 어드레스를 발생시키기 위한 제2어드레스발생수단; 상기 제1어드레스발생수단으로부터 상기 주데이타에 대한 어드레스가 상기 외부에서 지정된 주데이타의 시작어드레스에서부터 N개 출력된 다음 이어서 상기 제2어드레스발생수단으로부터 상기 주데이타에 대응하는 상기 오류플래그에 대한 어드레스가 출력되도록 어드레스를 선택하기 위한 선택수단; 및 상기 제1어드레스발생수단, 제2어드레스발생수단과 선택수단을 제어하는 제어신호를 발생시키기 위한 제어신호발생수단을 포함함을 특징으로 하는 디지탈 신호처리장치.In a digital signal processing apparatus for correcting an error with C1 and C2 codes for digital main data reproduced from a recording medium, and adding an error flag in units of N bytes for the main data for which the error is not corrected to perform additional error correction. ; A first storage area for storing the main data corrected by the C2 code in a predetermined N byte unit, and a second storage area for storing an error flag in N bit units corresponding to the main data in the N byte unit. Memory means; First address generating means for generating an address for the main data sequentially from a start address of externally designated main data such that the main data is stored in the first storage area of the memory means; A value obtained by subtracting the start address of the externally designated main data from each start address of the N-byte unit, which is caught from an address output from the first address generating means, so that the error flag is stored in the second storage area of the memory means. Second address generating means for generating an address for the error flag by dividing by N; N addresses of the main data are output from the first address generating means from the start address of the externally designated main data, and then an address for the error flag corresponding to the main data is output from the second address generating means. Selecting means for selecting an address to be output; And control signal generating means for generating a control signal for controlling the first address generating means, the second address generating means and the selecting means.
제4항에 있어서, 상기 제1어드레스발생수단은 상기 주데이타의 기록시작 어드레스인 M비트의 입력신호를 로드한 후 클럭신호에 따라서 로드된 어드레스값을 출력한 후에 카운트 동작을 행하는 M비트 카운터로 이루어짐을 특징으로 하는 디지탈 신호처리장치.The M bit counter according to claim 4, wherein the first address generating means loads an input signal of M bits, which is a write start address of the main data, and outputs an address value loaded according to a clock signal, and then performs a count operation. Digital signal processing apparatus, characterized in that made.
제4항에 있어서, 상기 제2어드레스발생수단은 상기 제1어드레스발생수단에서 출력되는 어드레스로부터 상기 N바이트단위의 각 시작어드레스를 캐치하기 위한 D플립플롭; 상기 캐치수단에서 출력되는 상기 N바이트단위의 각 시작어드레스에서 상기 외부에서 지정된 주데이타의 시작어드레스를 감산하기 위한 감산기; 및 상기 감산기에서 출력되는 신호를 M개씩 병렬로 입력하여 M개씩 병렬로 출력하기 위한 상기 메모리수단의 입력단자수에 해당하는 M개의 PIPO레지스터로 구성됨을 특징으로 하는 디지탈 신호처리장치.5. The apparatus of claim 4, wherein the second address generating means comprises: a D flip-flop for catching each start address in units of N bytes from an address output from the first address generating means; A subtractor for subtracting the start address of the externally designated main data from each start address of the N-byte unit output from the catching means; And M PIPO registers corresponding to the number of input terminals of the memory means for inputting M signals in parallel and outputting M signals in parallel.
제4항에 있어서, 상기 제2어드레스발생수단은 상기 제1어드레스발생수단에서 출력되는 어드레스로부터 상기 N바이트단위의 각 시작어드레스를 캐치하기 위한 D플립플롭; 상기 캐치수단에서 출력되는 상기 N바이트단위의 각 시작어드레스에서 상기 외부에서 지정된 주데이타의 시작어드레스를 감산하기 위한 감산기; 및 상기 감산기에서 출력되는 신호를 소정회수만큼 쉬프트 라이트하기 위한 라인 트랜스퍼로 구성됨을 특징으로 하는 디지탈 신호처리장치.5. The apparatus of claim 4, wherein the second address generating means comprises: a D flip-flop for catching each start address in units of N bytes from an address output from the first address generating means; A subtractor for subtracting the start address of the externally designated main data from each start address of the N-byte unit output from the catching means; And a line transfer for shift writing the signal output from the subtractor by a predetermined number of times.
제4항에 있어서, 상기 장치는 상기 주데이타의 각 바이트에 대응하여 1비트씩 발생되는 상기 오류플래그를 상기 메모리수단에 저장되는 주데이타의 N바이트단위와 대응하는 N비트단위로 구성하기 위한 오류플래그단위 변환수단을 더 포함함을 특징으로 하는 디지탈 신호처리장치.5. The apparatus as claimed in claim 4, wherein the apparatus configures the error flag generated by one bit corresponding to each byte of the main data into N bit units corresponding to N byte units of main data stored in the memory means. And a flag unit converting means.
제8항에 있어서, 상기 오류플래그단위 변환수단은 직렬로 인가되는 오류플래그를 N개의 병렬신호로 변환하기 위한 SIPO레지스터; 상기 SIPO레지스터에서 출력되는 오류플래그를 N비트단위로 구성하기 위한 N개의 D플립플롭으로 구성됨을 특징으로 하는 디지탈 신호처리장치.9. The apparatus of claim 8, wherein the error flag unit converting means comprises: a SIPO register for converting error flags applied in series into N parallel signals; And N D flip-flops for configuring an error flag output from the SIPO register in units of N bits.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.