Claims (3)
주기가 31인 PN코드를 발생하기 위한 PN 코드 발생수단(10), 상기 PN 코드 발생수단(10)으로 부터의 PN코드를 일입력으로 하고 디지탈 데이타 입력을 타입력단으로 인가받는 배타적OR수단(20), 상기 배타적OR수단(20) 출력의 반전신호를 3비트 디지탈 신호로 변환시켜 주는 A/D변환수단(40), 상기 A/D변환수단(40)의 출력값을 인가받는 정합 필터링 수단(50), 및 상기 정합 필터링 수단(50)에 연결되어 데이타 출력값을 내는 임계값 검출 수단(60)을 구비하는 것을 특징으로 하는 피엔(Pseudo Noise) 코드 포착 시스템.PN code generating means 10 for generating a PN code having a period of 31, an exclusive OR means for receiving a PN code from the PN code generating means 10 as one input and receiving digital data input as a type force stage 20 ), A / D conversion means 40 for converting the inverted signal of the output of the exclusive OR means 20 into a 3-bit digital signal, and matched filtering means 50 receiving the output value of the A / D conversion means 40. And threshold detection means (60) connected to the matched filtering means (50) to produce a data output value.
제1항에 있어서, 상기 PN코드 발생수단(10)은; 초기값이 모두 제로이고 인가되는 클럭에 따라 레지스터값이 우측으로 이동하게 되어 PN코드 출력값을 내는 제1내지 제5쉬프트 레지스트 수단(11 내지 15), 상기 제2쉬프트 레지스트 수단(12)과 상기 제5쉬프트 레지스트 수단(15)의 출력을 입력으로 하는 배타적OR수단(17), 및 상기 배타적OR수단(17)의 출력값을 신호 반전시켜 상기 제1쉬프트 레지스트 수단(11)으로 인가하는 반전수단(16)을 구비하고 있는 것을 특징으로 하는 피엔(Pseudo Noise) 코드 포착 시스템.The method of claim 1, wherein the PN code generating means (10); The first to fifth shift resist means 11 to 15, the second shift resist means 12, and the first value are all zeros, and the register value is shifted to the right according to the applied clock to produce a PN code output value. An exclusive OR means 17 for inputting the output of the five shift resist means 15, and an inverting means 16 for inverting the output value of the exclusive OR means 17 to the first shift resist means 11 for signal inversion; Pseudo Noise code acquisition system characterized in that it comprises a).
제1항에 있어서, 상기 정합 필터링 수단(50)은; 클럭에 동기되어 입력신호를 인가받고 인가되는 클럭에 따라 현재 레지스터의 값이 우측으로 이동하게 되는 쉬프트 레지스트 수단(50-1 내지 50-n), 상기 쉬프트 레지스터(50-1 내지 50-n)의 1, 또는 0출력값을 인가하여 가산한 후 상기 임계값 검출 수산(60)으로 인가하기 위한 가산수단(51)을 구비하고 있는 것을 특징으로 하는 피엔(Pseudo Noise) 코드 포착 시스템.The method of claim 1, wherein the matched filtering means (50) comprises: The shift register means 50-1 to 50-n and the shift registers 50-1 to 50-n in which an input signal is applied in synchronization with a clock and the value of the current register is shifted to the right according to the applied clock. And an addition means (51) for applying and adding an output value of 1 or 0 to said threshold detection fisheries (60).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.