KR940017172A - Vcc, Vss Power Source Noise Reduction Circuit - Google Patents

Vcc, Vss Power Source Noise Reduction Circuit Download PDF

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KR940017172A
KR940017172A KR1019920027306A KR920027306A KR940017172A KR 940017172 A KR940017172 A KR 940017172A KR 1019920027306 A KR1019920027306 A KR 1019920027306A KR 920027306 A KR920027306 A KR 920027306A KR 940017172 A KR940017172 A KR 940017172A
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김주용
현대전자산업 주식회사
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents

Abstract

본 발명은 Vcc, Vss 전원 잡음 감소 회로에 있어서, 감지 증폭기의 반전된 출력신호가 입력되는 비교 회로A와, 상기 비교회로 A에 연결된 지연회로 C와, 상기 지연 회로 C 출력과 k개의 마지막단 감지 증폭기 출력의 보수중 하나인 /sk1에 입력단자가 연결되고 반전된 신호를 노드 A4에 출력하는 노어게이트 3과, 상기 감지 증폭기의 출력신호가 입력되는 비교회로 B와, 상기 비교회로 B에 연결된 지연회로 D와, 상기 지연회로 D 출력과 k개의 마지막단 감지 증폭기 출력중 하나인 sk1에 입력단자가 연결되고 반전된 신호를 노드 B4에 출력하는 노어게이트 6과, 상기 노드 A4,B4에 연결되고 신호를 출력하는 출력 버퍼로 이루어지는 것을 특징으로 한다.In the Vcc, Vss power supply noise reduction circuit, a comparison circuit A to which an inverted output signal of a sense amplifier is input, a delay circuit C connected to the comparison circuit A, a delay circuit C output, and k last stages are sensed. NOR gate 3 for inputting the inverted signal to node A4 and inputting the inverted signal to / sk1, which is one of the complements of the amplifier output, the comparison circuit B to which the output signal of the sense amplifier is input, and the delay connected to the comparison circuit B. An input terminal connected to circuit D, sk1, one of k delay stage D outputs and k last stage sense amplifier outputs, and a NOR gate 6 for outputting an inverted signal to node B4, and a signal connected to nodes A4 and B4. Characterized in that the output buffer for outputting.

Description

Vcc, Vss 전원 잡음(Power Source Noise) 감소회로Vcc, Vss Power Source Noise Reduction Circuit

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제1도는 본 발명에 따른 전원 잡음 감소 회로도, 제2도는 감지 증폭기(Sense Amplifier) 출력 파형, 제3도는 타이밍도(Timing Diagram), 제4도 본 발명에 따른 전원잡음 감소회로의 부분 대체 회로도.1 is a power supply noise reduction circuit diagram according to the present invention, FIG. 2 is a sense amplifier output waveform, FIG. 3 is a timing diagram, and FIG. 4 is a partial replacement circuit diagram of the power noise reduction circuit according to the present invention.

Claims (11)

Vcc, Vss 전원 잡음 감소 회로에 있어서, 감지 증폭기의 반전된 출력신호가 입력되는 비교 회로 A와, 상기 비교회로 A에 연결된 지연회로 C와, 상기 지연회로 C출력과 K개의 마지막단 감지 증폭기 출력의 보수중 하나인 /sk1에 입력 단자가 연결되고 반전된 신호를 노드 A4에 출력하는 노어게이트 3과, 상기 감지 증폭기의 출력신호가 증폭기 출력중 하나인 sk1에 입력단자가 연결되고 반전된 신호를 노드 B4에 출력하는 노어게이트 6과, 상기 노드 A4,B4에 연결되고 신호를 출력하는 출력 버퍼를 이루어지는 것을 특징으로 하는 전원 잡음 감소 회로.In the Vcc, Vss power supply noise reduction circuit, a comparison circuit A to which the inverted output signal of the sense amplifier is input, a delay circuit C connected to the comparison circuit A, the delay circuit C output, and the K last stage sense amplifier outputs. NOR gate 3 which input terminal is connected to / sk1 which is one of the complements and outputs the inverted signal to node A4, and the output signal of the sense amplifier is connected to the input terminal to sk1 which is one of the amplifier outputs. And a NOR gate 6 outputting to B4 and an output buffer connected to the nodes A4 and B4 and outputting a signal. 제1항에 있어서, 상기 비교 회로 A가 k개의 앞단 감지 증폭기 출력의 보수인 /s1f, /s2f,-,/skf가 입력되고 노드 A1에 반전된 신호를 출력하는 노어게이트1(NOR Gate)로 이루어지는 것을 특징으로 하는 전원 잡음 감소 회로.2. The NOR gate according to claim 1, wherein the comparison circuit A is inputted to NOR Gate 1 to which / s1f, / s2f,-, / skf, which are complements of k front sense amplifier outputs, are input and output an inverted signal to node A1. Power supply noise reduction circuit, characterized in that made. 제1항에 있어서, 상기 지연회로 C가 노드 A1과 A2 사이에 연결된 홀수개의 인버터와, 상기 노드 A1,A2에 입력단자가 노드 A3에 출력단자가 연결된 노어게이트2로 이루어지는 것을 특징으로 하는 전원 잡음 감소 회로.The power supply noise reduction device according to claim 1, wherein the delay circuit C comprises an odd number of inverters connected between nodes A1 and A2, and a north gate 2 having an input terminal connected to nodes A1 and A2 and an output terminal connected to node A3. Circuit. 제1항에 있어서, 상기 지연회로 C가 노드 A1과 노드 A3사이에 연결된 짝수개의 인버터로 이루어지는 것을 특징으로 하는 전원 잡음 감소 회로.The power supply noise reduction circuit according to claim 1, wherein the delay circuit C comprises an even number of inverters connected between the nodes A 1 and A 3 . 제1항에 있어서, 상기 비교회로 B가 k개의 앞단 감지 증폭기 출력인 s1f, s2f, - skf가 입력되고 노드 B1에 반전된 신호를 출력하는 노어게이트 4로 이루어지는 것을 특징으로 하는 전원 잡음 감소 회로.2. The power supply noise reduction circuit according to claim 1, wherein the comparison circuit B comprises a north gate 4 for inputting k front sense amplifier outputs s1f, s2f, -skf and outputting an inverted signal to the node B1. 제1항에 있어서, 상기 지연회로 D가 상기 노드 B1과 노드 B2사이에 연결된 홀수개의 인버터와, 상기 노드 B1,B2에 입력단 입력단자가 노드 B3에 출력단자가 연결된 노어게이트 5로 이루어지는 것을 특징으로 하는 전원 잡음 감소 회로.The method of claim 1, wherein the delay circuit D comprises an odd number of inverters connected between the node B1 and the node B2, and a north gate 5 having an input terminal input terminal connected to the nodes B1 and B2 and an output terminal connected to the node B3. Power supply noise reduction circuit. 제1항에 있어서, 상기 지연회로 D가 노드 B1과 노드 B3사이에 연결된 짝수개의 인버터로 이루어지는 것을 특징으로 하는 전원 잡음 감소 회로.The power supply noise reduction circuit according to claim 1, wherein the delay circuit D comprises an even number of inverters connected between the node B 1 and the node B 3 . 제2항에 있어서, 상기 출력 버퍼 E가 전압공급단자 Vcc와 출력단자 사이에 채널이 형성되고 게이트가 상기 노드 A4에 연결된 PMOS2와, 출력단자와 접지사이에 채널이 형성되고 게이트가 노드 B4에 연결된 NMOS2와, 상기 전압공급단자 Vcc와 출력단자 사이에 채널 형성되고 게이트에 /sk1이 입력되는 PMOS1과, 출력단자와 접지 사이에 채널이 형성되고 게이트에 sk1이 반전되어 입력되는 NMOS1로 이루어지는 것을 특징으로 하는 전원 잡음 감소 회로.3. The output buffer E of claim 2, wherein a channel is formed between the voltage supply terminal Vcc and the output terminal, and a gate is connected to the node A4, and a channel is formed between the output terminal and ground, and the gate is connected to the node B4. NMOS2, a PMOS1 channel is formed between the voltage supply terminal Vcc and the output terminal and / sk1 is input to the gate, and a NMOS1 channel is formed between the output terminal and the ground and sk1 is inverted and input to the gate. Power noise reduction circuit. 제1항에 있어서, K개의 앞단 감지 증폭기 출력의 보수중 하나인 /skf와 PSE(Pulsed Sense Amplifier Enable)가 입력되고 출력 신호가 반전되어 상기 비교회로 A에 입력되는 노어게이트 7과, k개 앞단 감지 증폭기 출력중 하나인 skf와 /pse가 입력되고 출력신호가 반전되어 상기 비교회로 B에 입력되는 노어게이트 8이 추가되어 이루어진 것을 특징으로 하는 전원 잡음 감소 회로.2. The NOR gate 7 according to claim 1, wherein / skf and PSE (Pulsed Sense Amplifier Enable), one of the complements of the K leading sense amplifier outputs, are input, and the output signal is inverted and input to the comparison circuit A, and k leading edges. The power supply noise reduction circuit of claim 1, wherein skf and / pse, which are one of the sense amplifier outputs, are input, and an output signal is inverted so that NOR gate 8 is input to the comparison circuit B. 제1항에 있어서, 분할된(Split)된 출력 버퍼 D에서 하나의 MOS를 디세이블시키는 대신에 k개의 분할되지 않은 출력버퍼에서 1개 (1≤k)의 MOS를 디세이블시키는 것을 특징으로 하는 전원 잡음 감소 회로.2. The method of claim 1, wherein instead of disabling one MOS in split output buffer D, one (1 < k) MOS is disabled in k undivided output buffers. Power supply noise reduction circuit. 감지 증폭기의 출력에 각각 연결된 n개의 전원 잡음 감소 회로와, 상기 n개의 전원 잡음 감소 회로가 각각 j개씩 (j≤n) 블럭화되어 이루어지는 것을 특징으로 하는 전원 잡음 감소 회로.And n power supply noise reduction circuits respectively connected to an output of the sense amplifier, and n power supply noise reduction circuits are each j blocked (j≤n). ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
KR1019920027306A 1992-12-31 1992-12-31 Source noise decresing circuit of output buffer KR950010773B1 (en)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100388225B1 (en) * 1996-11-12 2003-10-04 주식회사 하이닉스반도체 Output control circuit of sense amplifier
KR100411023B1 (en) * 2001-06-27 2003-12-12 주식회사 하이닉스반도체 Output circuit

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KR100388225B1 (en) * 1996-11-12 2003-10-04 주식회사 하이닉스반도체 Output control circuit of sense amplifier
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