Claims (3)
입력되는 데이타의 종속 신호를 제공받는 제 1,2 동기화수단(11,12)과, 상기 제1,2동기화수단(11,12)으로 부터의 출력 신호를 인가받아 프레임을 생성시키는 프레이머(14)와, 클럭 신호를 인가받아 상기 프레이머(14)에서 프레임 인에이블 신호를 생성하고 상기 제1,2 동기화 수단(11,12)으로 클럭신호를 제공하는 제1,2 어드레스 발생 수단(13,25)과, 상기 제1어드레스 발생 수단(13)으로 부터 어드레스 신호를 인가받아 수신단에서 클럭의 추출을 하는 스크램블러(15)와, 상기 프레이머(14)의 출력신호와 클럭신호를 인가받아 패리티점검을 통해 비트 에러를 검출하여 비트 에러 검출 신호를 상기 프레이머(14)로 제공하기 위한 패리티 생성 수단(16)을 구비한 다중화 회로(1)와, 클럭신호를 인가받아 에러 데이타의 복구가 가능하게 하기 위한 리프레이머(21)와, 클럭신호를 인가받고 상기 제2어드레스 발생 수단(25)으로 부터 어드레스 신호를 인가받아 디스크램블링하여 외부로 부터의 데이타와 감산한 출력을 내기 위한 디스크램블러(22)와, 상기 디스크램블러(22)에 의해 복원된 데이타를 사용하여 다중화 회로에서 각 채널에 삽입한 채널 구분 비트(CIB)값을 검출하는 CIB검출회로 수단(23)과, 상기 CIB검출회로 수단(23)에서의 검출값을 이용하여 홀드 신호를 생성하는 홀드 신호 생성 회로 수단(24)과, 상기 제2어드레스 발생 수단(25)으로 부터의 어드레스 비트신호와 클럭신호를 인가받고 상기 디스크램블러(22)의 출력과 외부 데이타의 감산 연산 신호를 인가받아 프레임내에 포함된 유지보수 신호의 위치를 분류하는 채널 분류 회로 수단(26)과, 상기 채널 분류 회로 수단(26)의 패리티 비트신호와 클럭신호를 인가받아 패리티 비트를 생성하고 수신된 패리티 비트와 비교하여 동일하지 않을 때 패리티 에러신호를 발생하는 패리티 생성 및 체크 수단(27)과, 상기 채널 분류 회로 수단(26)의 채널 분류 신호와 상기 제2어드레스 발생 수단(25)으로 부터의 어드레스 신호를 인가받는 제1,2 역동기화 수단(28,29)을 구비한 역 다중화 회로(2)를 구비한 것을 특징으로 하는 광케이블 텔레비젼(CATV)망에서 가입자 접속/단말장치의 다중/역다중화 회로.First and second synchronization means (11, 12) receiving the dependent signal of the input data, and a framer (14) receiving the output signal from the first and second synchronization means (11, 12) to generate a frame First and second address generating means (13,25) for receiving a clock signal to generate a frame enable signal in the framer (14) and providing a clock signal to the first and second synchronizing means (11, 12). And a scrambler 15 that receives an address signal from the first address generating means 13 and extracts a clock at a receiving end, and receives an output signal and a clock signal of the framer 14 through a parity check. A multiplexing circuit (1) having a parity generating means (16) for detecting an error and providing a bit error detection signal to said framer (14), and a relayer for recovering error data by receiving a clock signal 21, clock signal And a descrambler 22 for descrambled by receiving an address signal from the second address generating means 25 and outputting subtracted data from the outside, and restored by the descrambler 22. A hold signal is generated using the CIB detection circuit means 23 for detecting the channel division bit (CIB) value inserted into each channel in the multiplexing circuit using the data, and the detected value in the CIB detection circuit means 23. A hold signal generating circuit means 24 and an address bit signal and a clock signal from the second address generating means 25 and an output of the descrambler 22 and a subtraction operation signal of external data A channel classification circuit means 26 for classifying the positions of the maintenance signals included in the frame, and the parity bit signal and the clock signal of the channel classification circuit means 26, and receiving a parity ratio. Parity generating and checking means 27 for generating a parity error signal and generating a parity error signal when it is not the same as compared with the received parity bit, and the channel classification signal of the channel classification circuit means 26 and the second address generating means Subscriber connection / terminal in an optical cable television (CATV) network comprising a demultiplexing circuit (2) having first and second desynchronization means (28,29) receiving address signals from (25). Multiple / Demultiplex Circuit of the Device.
제1항에 있어서, 상기 프레이머(14)는, 인에이블 단자로 어드레스 비트 신호를 인가받고 클럭단으로는 클럭신호를 인가받도록 동일한 구성으로 이루어진 4개의 D플립-플롭의 각각의 입력단자로 DS 3 동기화부로부터의 신호를 인가받는 제1D플립-플롭(30), 입력단자로 프라이머리로 부터의 신호를 인가받는 제2 D플립-플롭(31), 입력단자로 유지 보수 및 시그널링 데이타를 인가받는 제3 D플립플롭(32), 입력단자로 패리티 비트 신호를 인가받는 제4 D플립-플롭(33)으로 구성되며, 상기 제1 내지 제4 D플립-플롭(30 내지 33)의 출력단(Q)으로 부터의 출력을 입력으로 하는 논리합 연산 소자(34)를 구비하고 있는 것을 특징으로 하는 광 케이블 텔레비젼(CATV)망에서 가입자 접속/단말장치의 다중/역다중화 회로.4. The framer (1) according to claim 1, wherein the framer (14) is configured to receive an address bit signal through an enable terminal and a clock signal through a clock terminal. The first D flip-flop 30 receives the signal from the synchronization unit, the second D flip-flop 31 receives the signal from the primary as the input terminal, and the maintenance and signaling data is applied to the input terminal. A third D flip-flop 32 and a fourth D flip-flop 33 receiving a parity bit signal as an input terminal, and an output terminal Q of the first to fourth D flip-flops 30 to 33. And a logical sum calculating element (34) for inputting an output from the multi-stage demultiplexing circuit of a subscriber connection / terminal device in an optical cable television (CATV) network.
제1항에 있어서, 상기 채널 분류 회로수단(26)은, 입력단자 (D)로 51.84Mb/s 데이타 신호를 인가받고 클럭단으로 클럭신호를 인가받으며 인에이블 단자로 어드레스 비트 신호를 인가받아 각각의 출력단(Q)으로는 DS3역동기화기의 입력신호와 프라이머리 역동기화기의 입력신호와 유지보수 데이타 신호와 패리티 비트 신호를 출력하도록 동일하게 구성된 제1 내지 제4 D플립-플롭(35 내지 38)을 구비하고 있는 것을 특징으로 하는 광 케이블 텔레비젼(CATV)망에서 가입자 접속/단말장치의 다중/역다중화 회로.The channel classification circuit means 26 receives a 51.84 Mb / s data signal to the input terminal D, a clock signal to the clock terminal, and an address bit signal to the enable terminal, respectively. The first to fourth D flip-flops (35 to 38), which are identically configured to output the input signal of the DS3 reverse synchronizer, the input signal of the primary reverse synchronizer, the maintenance data signal, and the parity bit signal, to the output terminal (Q). And a multiplex / demultiplex circuit of a subscriber connection / terminal device in an optical cable television (CATV) network.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.