KR0167449B1 - Parallel converting preferred processing circuit of three serial signals - Google Patents

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KR0167449B1 KR1019950018789A KR19950018789A KR0167449B1 KR 0167449 B1 KR0167449 B1 KR 0167449B1 KR 1019950018789 A KR1019950018789 A KR 1019950018789A KR 19950018789 A KR19950018789 A KR 19950018789A KR 0167449 B1 KR0167449 B1 KR 0167449B1
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Abstract

본 발명은 직렬신호의 데이타 변화체크를 통하여 3개의 직렬신호에 대한 병렬변환을 우선처리하는 회로에 관한 것으로, 특히 한 개의 직/병렬 변환회로를 이용하여 데이타 변환이 있는 직렬채널만 신호가 처리되도록 한 3:1 직렬/병렬 변환 우선처리 회로에 관한 것이다. 상기와 같은 본 발명은, 3개의 직렬신호를 먼저 단순 직/병렬 변환하고 이를 래치시켜 두었다가, 다음의 직/병렬 변환된 데이타와 비교하고, 데이타값에 변화가 있는 채널에 대해서만 직렬/병렬 변환 회로부에 선택적으로 입력될 수 있도록 하는 채널 선택부, 직렬 데이타를 병렬 데이타로 변환시키는 직렬/병렬 변환 회로부, 상기 병렬 신호를 출력하는 병렬 신호를 출력부 및 상기 병렬 신호를 래치시키는 병렬신호 래치부로 구성된다.The present invention relates to a circuit that prioritizes parallel conversion of three serial signals through a data change check of the serial signal. In particular, a single serial / parallel conversion circuit is used so that only a serial channel having data conversion is processed. A 3: 1 serial / parallel conversion prioritization circuit. In the present invention as described above, three serial signals are first converted into simple serial / parallel and latched, and then compared with the next serial / parallel converted data. And a channel selector for selectively inputting the signal to the device, a serial / parallel conversion circuit for converting serial data into parallel data, an output unit for outputting the parallel signal, and a parallel signal latch unit for latching the parallel signal. .

Description

3개 직렬신호의 병렬변환 우선처리 회로Parallel conversion priority processing circuit of three serial signals

제1도는 본 발명에 따른 다중 직렬신호의 병렬변환 우선치리 구성도.1 is a configuration diagram of parallel conversion priority values of multiple serial signals according to the present invention.

제2도는 제1도의 채널선택부에 대한 상세 회로도.FIG. 2 is a detailed circuit diagram of the channel selector of FIG.

제3도는 제2도의 신호에 대한 타이밍도.3 is a timing diagram for the signal of FIG.

제4도는 3개의 채널 사용시의 제2도의 채널선택부를 도시한 회로도.4 is a circuit diagram showing a channel selector in FIG. 2 when using three channels.

제5도는 제4도에 대한 타이밍도.5 is a timing diagram relative to FIG.

제6도는 제1도의 병렬 신호 출력부에 대한 상세 회로도.6 is a detailed circuit diagram of the parallel signal output of FIG.

제7도는 제1도의 병렬 신호 래치부에 대한 상세도.7 is a detailed view of the parallel signal latch of FIG.

제8도는 종래 기술에서 이용되는 채널 선택장치를 도시한 구성도.8 is a block diagram showing a channel selector used in the prior art.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 직/병렬 변환 래치부 2 : 데이타 비교부1: Serial / parallel conversion latch unit 2: Data comparison unit

3 : 타채널 비교 및 인에이블신호 발생부3: Other channel comparison and enable signal generator

4 : 타채널 비교 및 래치신호 발생부 10 : 채널선택부4: Other channel comparison and latch signal generator 10: Channel selector

20 : 직렬/병렬 변환 회로부 30 : 병렬신호 출력부20: serial / parallel conversion circuit section 30: parallel signal output section

40 : 병렬신호 래치부40: parallel signal latch unit

본 발명은 직렬신호의 데이타 변화체크를 통하여 3개의 직렬신호에 대한 병렬변환을 우선처리하는 회로에 관한 것으로, 특히 한 개의 직/병렬 변환회로를 이용하여 데이타 변환이있는 직렬채널만 신호가 처리되도록 한 3:! 직렬/병렬 변환 우선처리 회로에 관한 것이다.The present invention relates to a circuit that prioritizes parallel conversion of three serial signals through a data change check of the serial signal. In particular, a signal is processed only in a serial channel with data conversion by using one serial / parallel conversion circuit. One 3 :! A serial / parallel conversion prioritization circuit is provided.

기존의 단방향 수신 무선텔레비젼에서는 가입자의 수신장치, 예를 들면, 텔레비젼은 단지 송신국에서 전송하는 신호를 수신만 할뿐이며 가입자가 수신장치를 이용하여 송신국과 통신이 불가능하였다. 그러나, 디지털 방식의 케이블 텔레비젼등에서는, 단방향 수신장치와는 상이하게 분배센터로부터 정보를 수신할뿐만 아니라 분배센터로 신호를 보낼 수 있는 양방향 통신이 가능하다. 디지털 방식의 케이블 텔레비젼 등에서, 가입자의 채널변경 신호는 직렬 데이타 신호의 형태로 분배센터로 보내지며, 상기 가입자의 신호는 분배센터에서 병렬신호로 변환되어 처리되게 되어있다. 예를들어, 가입자의 수신장치로부터 텔레비젼 선택신호가 3곳으로 분배센터로 전송된다면, 분배센터의 직렬/병렬회로부(일반적으로 고가의 EPLD, FPGA 등으로 구현됨)의 구성도 3개가 되어야 한다.In a conventional unidirectional reception wireless television, a subscriber's receiving device, such as a television, only receives a signal transmitted from a transmitting station, and the subscriber cannot communicate with the transmitting station using the receiving device. However, in a digital cable television or the like, it is possible to bidirectionally communicate not only to receive information from the distribution center but also to send signals to the distribution center differently from the one-way receiving apparatus. In a digital cable television or the like, the subscriber's channel change signal is sent to the distribution center in the form of a serial data signal, and the subscriber's signal is converted into a parallel signal at the distribution center and processed. For example, if the television selection signal from the subscriber's receiver is transmitted to the distribution center in three places, the configuration of the serial / parallel circuit portion (generally implemented in expensive EPLD, FPGA, etc.) of the distribution center should be three.

따라서 상기와 같은 종래의 가입자 텔레비젼 신호 선택 방식에서는 가입자의 신호 선택 요구수에 따라, 직렬/병렬회로부가 증가함으로 고가의 EPLD, FPGA 등이 증가하게 되어 비용이 상승하는 문제를 가지게 된다.Therefore, according to the conventional subscriber television signal selection method as described above, as the serial / parallel circuit portion increases according to the number of subscriber signal selection requests, expensive EPLD, FPGA, etc. increase, and thus, the cost increases.

또한 시간 분할 방법(time division)으로 각 채널을 돌아가면서 한번씩 직렬/병렬 변환 회로를 이용하는 방법은 대기 시간이 길어지는 문제가 발생한다.In addition, the method of using a serial / parallel conversion circuit once by rotating each channel by a time division method causes a long waiting time.

따라서, 본 발명의 목적은, 상기와 같은 종래 기술을 극복하기 위한 것으로서, 가입자측에 TV 요구 채널이 증가할 때에도 별도의 직렬/병렬 변환회로부의 추가없이, 직렬신호의 데이타 변화체크를 통하여 여러개의 직렬 신호에 대한 병렬변환을 우선 처리하는 회로, 특히 한 개의 직/병렬 변환회로를 이용하여 데이타 변환이 있는 직렬채널만 신호가 처리되도록 한 3:1 직렬/병렬 변환 우선처리 회로를 제공하는 것이다.Accordingly, an object of the present invention is to overcome the prior art as described above. Even when the TV request channel is increased on the subscriber side, a plurality of serial signals can be changed through the data change check of the serial signal without additional serial / parallel conversion circuitry. A circuit for processing parallel conversion of a serial signal first, in particular, provides a 3: 1 serial / parallel conversion prioritization circuit in which a signal is processed using only one serial / parallel conversion circuit so that only a serial channel with data conversion is processed.

또한 본 발명에서는, 3개의 직렬신호를 먼저 단순 직/병렬 변환하고 이를 래치시켜두었다가, 다음의 직/병렬 변환된 데이타와 비교하고, 데이타 값에 변화가 있는 채널에 대해서만 직렬/병렬 변환 회로부에 선택적으로 입력될 수 있도록 처리함으로써 복잡하고, 구성시 비용이 많이 소모되는 직렬/병렬 변환 회로를 최소화하는데 목적이 있다.Also, in the present invention, three serial signals are first converted into a simple serial / parallel and latched, and then compared with the next serial / parallel converted data, and the serial / parallel conversion circuit is selected only for a channel having a change in data value. In order to minimize the complexity and costly configuration of the serial / parallel conversion circuit by processing to be input to the input.

상기와 같은 본 발명의 목적을 달성하기 위하여, 3개의 직렬신호를 먼저 단순 직/병렬 변환하고 이를 래치시켜 두었다가, 다음의 직/병렬 변환된 데이타와 비교하고, 데이타값에 변화가 있는 채널에 대해서만 직렬/병렬 변환 회로부에 선택적으로 입력될 수 있도록 하는 채널선택부, 직렬 데이타를 병렬 데이타로 변환시키는 직렬/병렬 변환 회로부, 상기 병렬 신호를 출력하는 병렬신호 출력부 및 상기 병렬 신호를 래치시키는 병렬신호 래치부로 구성된다.In order to achieve the object of the present invention as described above, three serial signals are first converted into simple serial / parallel and latched, and then compared with the next serial / parallel converted data, and only for a channel having a change in data value. A channel selector for selectively inputting to the serial / parallel conversion circuit, a serial / parallel conversion circuit for converting serial data into parallel data, a parallel signal output for outputting the parallel signal, and a parallel signal for latching the parallel signal It consists of a latch part.

본 발명의 주요부분인 상기 채널선택부는 가입자 단말장치에서 제공된 직렬신호 형태의 채널변경 데이타를 8비트 단위로 단순 직렬/병렬 변환하고, 그 값을 래치시키는 단순 직/병렬 변환 및 래치부, 다음의 직/병렬 변환된 데이타와 비교하는 전/후 데이타 비교부, 타채널을 비교하고 래치신호를 발생시키는 타채널 비교 및 래치신호 발생부 및 타채널을 비교하고 인에이블 신호를 발생시키는 타채널 비교 및 인에이블 신호 발생부로 구성된다.The channel selector, which is a main part of the present invention, performs simple serial / parallel conversion of channel change data in the form of serial signal provided by the subscriber station in 8-bit units and latches the value thereof. Pre / post data comparison unit to compare with serial / parallel conversion data, other channel comparison to compare other channels and generate latch signal, and other channel comparison to compare the latch signal generator and other channels and generate enable signal, and It consists of an enable signal generator.

이하 첨부된 도면을 참조로 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제8도는 종래 기술에서 이용되는 채널선택장치에 관한 것으로, 각각의 가입자 텔레비젼 채널 선택 신호에 대하여 각각의 직렬/병렬 변환 회로부(20)를 이용한다. 다라서, 상기 종래의 장치에서는 각각의 선택 데이타(srl-date 1, srl-date 2, srl-date 3)를 각각의 3개의 직렬/병렬 변환회로를 이용하여 각각의 병렬 데이타로 변환시킨다.FIG. 8 relates to a channel selector used in the prior art, and utilizes respective serial / parallel conversion circuitry 20 for each subscriber television channel select signal. Therefore, in the conventional apparatus, each selection data (srl-date 1, srl-date 2, srl-date 3) is converted into respective parallel data using each of three serial / parallel conversion circuits.

제1도는 본 발명에 따른 다중 직렬신호의 병렬변환 우선처리 회로를 도시한다. 상기 도면에서, 채널선택부(10)는 3개의 직렬신호를 먼저 단순 직/병렬 변환하고 이를 래치시켜두었다가, 다음의 직/병렬 변환된 데이타와 비교하고, 데이타값에 변화가 있는 채널에 대해서만 직렬/병렬 변환 회로부(20)에 선택적으로 입력될 수 있도록 한다. 병렬신호 출력부(30)는 인에이블 신호(En-1, En-2, En-3)에 따라 병렬 신호를 출력하며, 병렬신호 래치부(40)는 래치신호(Lat-1, Lat-2, Lat-3)에 따라 병렬 신호를 래치시킨다.1 shows a parallel conversion priority processing circuit for multiple serial signals according to the present invention. In the figure, the channel selector 10 first converts the three serial signals by simple serial / parallel conversion, latches them, compares them with the next serial / parallel converted data, and serializes only the channel having a change in data value. It can be selectively input to the / parallel conversion circuit section 20. The parallel signal output unit 30 outputs a parallel signal according to the enable signals En-1, En-2, and En-3, and the parallel signal latch unit 40 provides the latch signals Lat-1 and Lat-2. , Lat-3) latches the parallel signal.

제2도는 채널선택부(10)에 대한 상세도이다. 단순 직/병렬 변환 및 래치부(1)는 가입자 단말장치에서 제공된 직렬신호 형태의 채널변경 데이타를 단순 직렬/병렬 변환(8비트 단위로)하고, 그 값을 래치시킨다. 데이타 비교부(2)는 그 다음의 8비트를 역시 직렬/병렬변환 직전의 래치된 값과 비교한다. 데이타의 차이가 있을 경우에만 해당 채널이 제1도의 직/병렬 변환 회로부(20)에 입력될 수 있도록 타채널 비교 및 인에이블 신호 발생부(3)가 인에이블 신호를 발생시킨다. 3개의 채널에서 동시에 데이타 변화가 감지되었을 경우에는 최초의 채널이 처리될때까지 기다렸다가 다음의 채널이, 또 나머지 채널이 처리될 수 있도록 한다. 인에이블 처리신호 다음에는 마지막 클럭에서 래치신호 발생부(3)가 래치신호를 발생시켜 출력값을 유지킨다.2 is a detailed view of the channel selector 10. The simple serial / parallel conversion and latch unit 1 performs simple serial / parallel conversion (in 8-bit units) of channel change data in the form of serial signal provided from the subscriber station and latches the value. The data comparing section 2 compares the next 8 bits with the latched value just before the serial / parallel conversion. Only when there is a difference in data, the other channel comparison and enable signal generator 3 generates an enable signal so that the corresponding channel can be input to the serial / parallel conversion circuit 20 of FIG. If data changes are detected on three channels at the same time, wait until the first channel is processed so that the next channel can be processed. After the enable processing signal, the latch signal generator 3 generates a latch signal at the last clock to maintain the output value.

제3도는 제1도에 대한 타이밍도로서, 데이타에 변화가 발생한 경우 인에이블 신호(dt-cn1)와 래치신호(lat-cn1)를 발생시키고 있는 것을 보여준다.3 is a timing diagram of FIG. 1, which shows that the enable signal dt-cn1 and the latch signal lat-cn1 are generated when a change occurs in data.

제4도 및 제5도는 3개의 채널사용시의 채널선택부 및 이에 대한 타이밍도를 도시한다. 제5도는 특히 각 채널의 변화에 따라 인에이블 신호, 래치신호를 발생시키는 것을 보여주며, 또한 3개의 채널에서 동시에 변화가 발생하였을 경우 이를 순서대로 처리하는 것을 도시한다.4 and 5 show a channel selector when using three channels and a timing diagram thereof. FIG. 5 shows that the enable signal and the latch signal are generated according to the change of each channel. In addition, FIG.

제6도는 제1도의 병렬 신호 출력부에 대한 상세도이며, 제7도는 제1도의 병렬 신호 래치부에 대한 상세도이다. 병렬 신호 출력부에서는 인에이블 신호에 따라서 게이트 입력단자의 데이타가 출력단자에 나타나며, 병렬 신호 래치부에는 래치신호에 따라서 입력단자의 데이타가 래치된다.6 is a detailed view of the parallel signal output of FIG. 1, and FIG. 7 is a detailed view of the parallel signal latch of FIG. In the parallel signal output unit, data of the gate input terminal appears at the output terminal according to the enable signal, and the data of the input terminal is latched in parallel signal latch unit according to the latch signal.

따라서 본 발명에서는, 데이타값에 변화가 있는 채널에 대해서만 직렬/병렬 변환 회로부에 선택적으로 입력될 수 있도록 처리함으로써 복잡하고, 구성시 비용이 많이 소모되는 직렬/병렬 변환 회로를 최소화하는 효과를 가진다.Therefore, the present invention has the effect of minimizing the complicated and costly configuration of the serial / parallel conversion circuit by processing the input to the serial / parallel conversion circuit section only for a channel having a change in data value.

Claims (2)

3개의 직렬신호를 먼저 단순 직/병렬 변환하고 이를 래치시켜 두었다가, 다음의 직/병렬 변환된 데이타와 비교하고, 데이타값에 변화가 있는 채널에 대해서만 직렬/병렬 변환 회로부에 선택적으로 입력될 수 있도록 하는 채널 선택부(10), 직렬 데이타를 병렬 데이타로 변환시키는 직렬/병렬 변환 회로부(20), 상기 병렬 신호를 출력하는 병렬 신호를 출력부(30) 및 상기 병렬 신호를 래치시키는 병렬신호 래치부를 포함하는 것을 특징으로 하는 직렬신호의 데이타 변화체크를 통한 3개 직렬신호의 병렬변환 우선처리 회로.The three serial signals are first converted into simple serial / parallel and latched, compared with the next serial / parallel converted data, and selectively input to the serial / parallel conversion circuit only for a channel having a change in data value. A channel selector 10 for converting the serial data into parallel data, a serial / parallel conversion circuit 20 for converting serial data into parallel data, a parallel signal latch unit for latching the parallel signal for outputting the parallel signal, and a parallel signal latch unit for latching the parallel signal. Parallel conversion priority processing circuit of the three serial signals through the data change check of the serial signal comprising a. 제1항에 있어서, 채널선택부는 가입자 단말장치에서 제공된 직렬신호 형태의 채널변경 데이타를 8비트 단위로 단순 직렬/병렬 변환하고, 그 값을 래치시키는 단순 직/병렬 변환 및 래치부(1); 다음의 직/병렬 변환된 데이타와 비교하는 전/후 데이타 비교부(2); 타채널을 비교하고 래치신호를 발생시키는 타채널 비교 및 래치신호 발생부(3); 및 타채널을 비교하고 인에이블 신호를 발생시키는 타채널 비교 및 인에이블 신호 발생부를 포함하는 것을 특징으로 하는 직렬신호의 데이타 변화체크를 통한 3개 직렬신호의 병렬변환 우선처리 회로.2. The apparatus of claim 1, wherein the channel selector comprises: a simple serial / parallel conversion and latch unit (1) for simple serial / parallel conversion of channel change data in the form of serial signal provided by the subscriber station device in 8-bit units and latching the value; A before / after data comparison section 2 for comparing with the next serial / parallel converted data; Another channel comparison and latch signal generator 3 for comparing other channels and generating a latch signal; And another channel comparing and enabling signal generator for comparing other channels and generating an enable signal. 3.
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