JPH0637854A - Data transmitter - Google Patents
Data transmitterInfo
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- JPH0637854A JPH0637854A JP4187899A JP18789992A JPH0637854A JP H0637854 A JPH0637854 A JP H0637854A JP 4187899 A JP4187899 A JP 4187899A JP 18789992 A JP18789992 A JP 18789992A JP H0637854 A JPH0637854 A JP H0637854A
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- signal
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は例えば多数のスイッチ状
態を表示するランプを備えた操作パネルに、前記ランプ
を点灯又は消灯させるスイッチ状態を示すデータを送る
データ伝送装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transmission device for sending data indicating a switch state for turning on or off the lamp to an operation panel equipped with a lamp for displaying a large number of switch states.
【０００２】[0002]
【従来の技術】従来、この種のデータ伝送装置では、例
えば多数のスイッチの状態を示すデータを伝達しようと
する場合、前記スイッチの数に等しい数の配線を用意し
なければならない。しかし、この配線の数が多いと、配
線作業に多大な手間及び時間がかかると共に誤配線の恐
れがあるという欠点があった。そこで、前記配線の数を
減らすために、前記スイッチの状態を示すデータをコー
ド化することが行われる。このデータのコード化は例え
ば配線をマトリックス状にして、その交点にランプを配
置し、前記交点の状態を“１”又は“０”で表すようし
て配線数を減少させるとか、又は、一定数のスィツチが
あり、その中で押されるのは常に１個であった場合、前
記スイッチの状態をバイナリーコードで表すようにして
配線数を減少させる方法がある。更に、前記データの伝
送方法として、クロックや同期信号を伝送しないことに
より、データ線１本のみで伝送するＵＡＲＴ（Ｕｎｉｖ
ｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｓ Ｒｅｃｉｖｅｒ
Ｔｒａｎｓｍｉｔｔｅｒ）方式があり、ＬＳＩ化され
ているものではワード長８のものが一般的である。2. Description of the Related Art Conventionally, in this type of data transmission device, when transmitting data indicating the states of a large number of switches, for example, it is necessary to prepare a number of wirings equal to the number of the switches. However, if the number of the wirings is large, there is a drawback that the wiring work takes a lot of time and labor and there is a possibility of erroneous wiring. Therefore, in order to reduce the number of wirings, data indicating the state of the switch is coded. This data can be coded, for example, by arranging the wirings in a matrix and arranging lamps at the intersections so that the state of the intersections is represented by "1" or "0" to reduce the number of wirings, or by a fixed number. If there is always one switch pressed, there is a method of reducing the number of wires by displaying the state of the switch by a binary code. Further, as a method of transmitting the data, a UART (Univ) which transmits by only one data line by not transmitting a clock or a synchronization signal is used.
ersal Asyncronos Receiver
There is a transmitter (Transmitter) method, and a word length of 8 is generally used in an LSI.
【０００３】図６はこのＬＳＩ化されたＵＡＲＴ伝送方
式を用いたデータ伝送装置の従来例を示したブロック図
である。カウンタ１より１〜６４番地を示すアドレス信
号が順番に発生され、このアドレス信号はアドレス線５
を介してマルチプレクサ２−１、２−２及びＵＡＲＴ回
路４に入力される。マルチプレクサ２−１、２−２は入
力されたアドレス信号に対応する入力端子の状態
（“０”か“１”）を選択して、これをデータ線３上に
出力する。即ち、アドレス信号が１番地を示している場
合、マルチプレクサ２−１、２−２はそれぞれ入力端子
Ｉ1 の状態を選択して２ビットのデータ線３上に送出す
る。従って、ＵＡＲＴ回路４にはアドレス線５上の６ビ
ットのアドレス信号とデータ線上の２ビットのデータが
入力される。これらアドレス信号とデータはＵＡＲＴ回
路４にて８ビット長のシリアル信号に変換されると共
に、その前後にストップビットとスタートビットの各１
ビットが加わって、１ワード１０ビットのシリアル信号
となって、これがデータ線６上に送出される。ＵＡＲＴ
回路７は前記１ワードのシリアル信号を受信すると、こ
のシリアル信号からアドレス信号とデータを取り出し、
６ビットのアドレス信号をアドレス線８上に送出し、２
ビットのデータをデータ線９上に送出する。これによ
り、デマルチプレクサ１０−１、１０−２はアドレス線
８上のアドレス信号に対応する出力端子にデータ線９上
の自己宛てのデータを出力する。例えばアドレス信号が
“１”番地で、データ線９上のデータが“０１”であっ
た場合、デマルチプレクサ１０−１の出力端子Ｏ1 に
“０”が、デマルチプレクサの出力端子Ｏ1に“１”が
現れる。FIG. 6 is a block diagram showing a conventional example of a data transmission device using the UART transmission system implemented as an LSI. Address signals indicating addresses 1 to 64 are sequentially generated from the counter 1, and these address signals are transmitted to the address line 5
Is input to the multiplexers 2-1 and 2-2 and the UART circuit 4 via. The multiplexers 2-1 and 2-2 select the state (“0” or “1”) of the input terminal corresponding to the input address signal, and output it on the data line 3. That is, when the address signal indicates the address 1, the multiplexers 2-1 and 2-2 select the state of the input terminal I 1 and send it to the 2-bit data line 3. Therefore, a 6-bit address signal on the address line 5 and 2-bit data on the data line are input to the UART circuit 4. These address signals and data are converted by the UART circuit 4 into 8-bit serial signals, and 1 bit each of a stop bit and a start bit is provided before and after the conversion.
Bits are added to form a 10-bit serial signal for one word, which is transmitted onto the data line 6. UART
When the circuit 7 receives the one-word serial signal, it extracts the address signal and the data from the serial signal,
Send a 6-bit address signal onto the address line 8
The bit data is sent out on the data line 9. As a result, the demultiplexers 10-1 and 10-2 output the data addressed to themselves on the data line 9 to the output terminal corresponding to the address signal on the address line 8. For example, an address signal is "1" the address, if the data on the data line 9 is "01", the output terminal O 1 of the demultiplexer 10-1 "0", the output terminal O 1 of the demultiplexer " 1 ”appears.
【０００４】しかし、図５に示したような従来のデータ
伝送装置では、データ線の数を１本にすることができる
が、送信側の入力端子（Ｉ1 〜Ｉ64）×２の状態を全て
送信するのに６４ワードの情報を送らなければならない
ため、これに６４×１０＝６４０ビット時間が必要にな
り、受信側に前記情報が伝達されるのに時間がかかり過
ぎ、素早い応答ができないという欠点があった。However, in the conventional data transmission apparatus as shown in FIG. 5, the number of data lines can be set to one, but the state of the input terminals (I 1 to I 64 ) × 2 on the transmission side is set. Since 64 words of information must be sent in order to send all, 64 × 10 = 640 bit time is required for this, and it takes too long for the information to be transmitted to the receiving side, and a quick response cannot be made. There was a drawback.
【０００５】[0005]
【発明が解決しようとする課題】上記のように従来のＵ
ＡＲＴ方式を用いたデータ伝送装置では、クロックや同
期信号を伝送せず且つアドレス信号とデータをシリアル
信号化して伝送するため、配線をデータ線１本にするこ
とができるが、データ伝送に時間がかかるため、送信し
たデータに対する受信側の応答に時間がかかり、応答性
が悪いという欠点があった。As described above, the conventional U
In the data transmission device using the ART system, since the clock signal and the synchronization signal are not transmitted and the address signal and the data are serialized and transmitted, the wiring can be formed by one data line, but it takes time to transmit the data. For this reason, there is a drawback that it takes a long time for the receiving side to respond to the transmitted data, and the responsiveness is poor.
【０００６】そこで本発明は上記の欠点を除去し、伝送
線の数を１本としても、データ伝送時間を短時間とし
て、受信側の応答性を向上させることができるデータ伝
送装置を提供することを目的としている。Therefore, the present invention eliminates the above-mentioned drawbacks, and provides a data transmission device capable of improving the response on the receiving side by shortening the data transmission time even if the number of transmission lines is one. It is an object.
【０００７】[0007]
【課題を解決するための手段】本発明は送信側で得られ
る１〜Ｎの状態を示すパラレルデータをシリアル化した
後伝送線を介して受信側に送信し、受信側では前記伝送
線を介して送られてきたシリアルデータを元のパラレル
データに復元するデータ伝送装置において、前記パラレ
ルデータをシリアルデータ化する際に、各状態を示すデ
ータの送信順を指定する第１のアドレス信号を発生する
送信側のアドレス信号発生手段と、前記シリアルデータ
を元のパラレルデータに変換する際に、各状態を示すデ
ータの配列順を指定する第２のアドレス信号を発生する
受信側のアドレス信号発生手段と、これら送信側と受信
側の各アドレス信号発生手段から発生されるアドレス信
号の発生タイミングの同期をとる制御信号を発生する送
信側に設けられた制御信号発生手段と、この制御信号発
生手段によって発生された制御信号を前記シリアルデー
タと共に３値化して前記伝送線上に送出する送信側に設
けられた信号変換手段と、前記伝送線上の３値化信号か
ら制御信号とデータを分離する受信側に設けられた信号
分離手段とを具備した構成を有する。According to the present invention, parallel data indicating the states of 1 to N obtained on the transmitting side is serialized and then transmitted to a receiving side through a transmission line, and the receiving side passes through the transmission line. In a data transmission device that restores serial data sent by sending it back to original parallel data, when converting the parallel data into serial data, a first address signal that specifies the transmission order of data indicating each state is generated. Address signal generating means on the transmitting side, and address signal generating means on the receiving side for generating a second address signal for designating an arrangement order of data indicating each state when converting the serial data into original parallel data. Provided on the transmitting side for generating a control signal for synchronizing the generation timing of the address signals generated from the address signal generating means on the transmitting side and the receiving side. Control signal generating means, signal conversion means provided on the transmission side for ternarizing the control signal generated by the control signal generating means together with the serial data and sending out on the transmission line, and ternarization on the transmission line. The signal separation means is provided on the receiving side for separating the control signal and the data from the signal.
【０００８】[0008]
【作用】本発明のデータ伝送装置において、送信側のア
ドレス信号発生手段は前記パラレルデータをシリアルデ
ータ化する際に、各状態を示すデータの送信順を指定す
る第１のアドレス信号を発生する。受信側のアドレス信
号発生手段は前記シリアルデータを元のパラレルデータ
に変換する際に、各状態を示すデータの配列順を指定す
る第２のアドレス信号を発生する。送信側に設けられた
制御信号発生手段は前記送信側と受信側の各アドレス信
号発生手段から発生されるアドレス信号の発生タイミン
グの同期をとる制御信号を発生する。送信側に設けられ
た信号変換手段は前記制御信号発生手段によって発生さ
れた制御信号を前記シリアルデータと共に３値化して前
記伝送線上に送出する。受信側に設けられた信号分離手
段は前記伝送線上の３値化信号から制御信号とデータを
分離する。従って、伝送線によりデータと制御信号のみ
が伝送されるため、受信側に送信される情報量を減少さ
せ、その分受信側の前記データに対する応答度を向上さ
せることができる。In the data transmission apparatus of the present invention, the address signal generating means on the transmitting side generates the first address signal designating the transmission order of the data indicating each state when converting the parallel data into serial data. When converting the serial data into the original parallel data, the address signal generating means on the receiving side generates a second address signal that specifies the arrangement order of the data indicating each state. The control signal generating means provided on the transmitting side generates a control signal for synchronizing the generation timing of the address signals generated from the address signal generating means on the transmitting side and the receiving side. The signal converting means provided on the transmitting side ternarizes the control signal generated by the control signal generating means together with the serial data, and sends the ternarized signal to the transmission line. The signal separating means provided on the receiving side separates the control signal and the data from the ternary signal on the transmission line. Therefore, since only the data and the control signal are transmitted through the transmission line, the amount of information transmitted to the receiving side can be reduced, and the responsiveness of the receiving side to the data can be improved accordingly.
【０００９】[0009]
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明のデータ伝送装置の一実施例を示
したブロック図である。１１、１８は基準周波数のクロ
ック５０を発生するクロック発生器、１２、１９は基準
クロック５０を１／１６に分周してクロック６０とする
分周器、１３、２０はクロック６０に同期して１〜Ｎ番
地を示すアドレス信号を巡回的に発生する巡回カウン
タ、１４は入力端子Ｉ1 〜ＩN の状態を１つ選択して出
力するマルチプレクサ、１５はデータ及びリセット信号
を伝送する伝送線、１６はマルチプレクサ１４から出力
されるデータと巡回カウンタ１３から出力されるリセッ
ト信号７０を３値レベルの信号に変換して伝送線１５上
に送出する３値レベル変換器、１７は伝送線１５上を伝
送されてきた３値レベル信号を元のデータとリセット信
号に復元する３値レベル復元器、２１は入力データを出
力端子Ｏ1 〜ＯN のいずれか１つにラッチして出力する
ラッチ付きデマルチプレクサである。尚、巡回カウンタ
１３は発生するアドレス信号が一巡すると、その時点で
リセット信号７０を発生する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a data transmission device of the present invention. Reference numerals 11 and 18 are clock generators that generate a clock 50 having a reference frequency, reference numerals 12 and 19 are dividers that divide the reference clock 50 into 1/16 to obtain a clock 60, and reference numerals 13 and 20 are synchronized with the clock 60. cyclic counter for generating cyclically an address signal indicating the 1~N address, 14 is an input terminal I 1 ~I N state one selects and outputs to multiplexer 15 is a transmission line for transmitting data and a reset signal, Reference numeral 16 is a ternary level converter that converts the data output from the multiplexer 14 and the reset signal 70 output from the cyclic counter 13 into a ternary level signal and sends the ternary level signal to the transmission line 15. 3 level restorer for restoring the ternary level signal transmitted to the original data and the reset signal 21 is latched into one of the output terminals O 1 ~ O N input data It is a demultiplexer with a latch that outputs. The cycle counter 13 generates the reset signal 70 at the time when the generated address signal makes one cycle.
【００１０】次に本実施例の動作について説明する。ク
ロック発生器１１は基準周波数のクロック５０を発生し
て、これを分周器１２に出力する。分周器１２は入力さ
れたクロック５０を１／１６に分周してクロック６０と
し、巡回カウンタ１３に出力する。巡回カウンタ１３は
入力されるクロック６０に従って１〜Ｎ番地のアドレス
信号を発生し、これをマルチプレクサ１４に出力する。
マルチプレクサ１４は入力端子Ｉ1 〜ＩN の中の前記ア
ドレス信号に対応する入力端子の状態を選択して、これ
を３値レベル変換器１６に出力する。又、前記巡回カウ
ンタ１３は１〜Ｎ番地のアドレス信号を１巡して発生す
ると、即ち、アドレス信号Ｎを発生した後、リセット信
号７０を発生して、これを分周器１２及び３値レベル変
換器１６に出力する。分周器１２はアドレス信号７０が
入力されるとリセットされる。３値レベル変換器１６は
マルチプレクサ１４から入力されるデータと巡回カウン
タ１３から入力されるリセット信号７０を図２に示した
ような３値レベルの信号に変換して、これを伝送線１５
上に送出する。Next, the operation of this embodiment will be described. The clock generator 11 generates a clock 50 having a reference frequency and outputs it to the frequency divider 12. The frequency divider 12 divides the input clock 50 into 1/16 to generate a clock 60, which is output to the cyclic counter 13. The cyclic counter 13 generates address signals at addresses 1 to N according to the input clock 60 and outputs this to the multiplexer 14.
Multiplexer 14 selects the state of the input terminal corresponding to the address signal in the input terminal I 1 ~I N, and outputs it to the ternary level converter 16. Further, when the cyclic counter 13 generates the address signals at addresses 1 to N once, that is, after generating the address signal N, the reset signal 70 is generated, and the reset signal 70 is generated. Output to the converter 16. The frequency divider 12 is reset when the address signal 70 is input. The ternary level converter 16 converts the data input from the multiplexer 14 and the reset signal 70 input from the cyclic counter 13 into a ternary level signal as shown in FIG.
Send to the top.
【００１１】一方、クロック発生器１８は基準周波数の
クロック５０を発生して、これを分周器１９に出力す
る。分周器１９は入力されたクロック５０を１／１６に
分周してクロック６０とし、巡回カウンタ２０に出力す
る。巡回カウンタ２０は入力されるクロック６０に従っ
て、１〜Ｎ番地のアドレス信号を発生し、これをラッチ
付きデマルチプレクサ２１に出力する。ラッチ付きデマ
ルチプレクサ２１は３値レベル復元器１７から入力され
るデータを前記アドレス信号に対応する出力端子Ｏ1 〜
ＯN の中の一つに出力する。この出力端子に出力された
データは次のサイクルまでラッチされて保持される。３
値レベル復元器１７は伝送線１５を介して伝送されてき
た図２に示したような３値レベルの信号を元のデータと
リセット信号７０に復元し、データをラッチ付きデマル
チプレクサ２１に、リセット信号７０を分周器１９と巡
回カウンタ２０に出力する。分周器１９及び巡回カウン
タ２０はリセット信号７０が入力されるとリセットさ
れ、特に巡回カウンタ２０はリセットされると、再び１
番地を示すアドレス信号から順番にアドレス信号を発生
する。On the other hand, the clock generator 18 generates a clock 50 having a reference frequency and outputs it to the frequency divider 19. The frequency divider 19 divides the input clock 50 into 1/16 to generate a clock 60, which is output to the cyclic counter 20. The cyclic counter 20 generates address signals at addresses 1 to N according to the input clock 60 and outputs the address signals to the demultiplexer with latch 21. The latched demultiplexer 21 outputs the data input from the ternary level restorer 17 to the output terminals O 1 to O 1 corresponding to the address signal.
And outputs one on the inside of the O N. The data output to this output terminal is latched and held until the next cycle. Three
The value level restorer 17 restores the ternary level signal as shown in FIG. 2 transmitted through the transmission line 15 into the original data and the reset signal 70, and resets the data in the latched demultiplexer 21. The signal 70 is output to the frequency divider 19 and the cyclic counter 20. The frequency divider 19 and the cyclic counter 20 are reset when the reset signal 70 is input, and in particular, when the cyclic counter 20 is reset, the frequency divider 19 and the cyclic counter 20 are reset to 1 again.
Address signals are generated in order from the address signal indicating the address.
【００１２】送信側のマルチプレクサ１４を動作させる
アドレス信号を作成する際に、基準となる基準信号５０
と、受信側のラッチ付きデマルチプレクサ２１を動作さ
せるアドレス信号を作成する際に、基準となる基準信号
５０はそれぞれ独立したクロック信号１１、１８により
発生されるようになっている。しかし、分周器１２、１
９は巡回カウンタ１３から出力されたリセット信号７０
により同時にリセットされるため、クロック発生器１
１、１８間の周波数偏差による両アドレス信号にずれは
あるものの、ほぼ同一タイミングでマルチプレクサ１４
とラッチ付きデマルチプレクサ２１に同番地のアドレス
信号が入力される。従って、マルチプレクサ１４に１番
地のアドレス信号が入力されている時、マルチプレクサ
１４は入力端子Ｉ1 の状態を選択して、これを３値レベ
ル変換器１６に出力して受信側に送信する。この時、ラ
ッチ付きデマルチプレクサ２１にも１番地のアドレス信
号が入力されるため、３値レベル復元器１７から入力さ
れたデータを出力端子Ｏ1 に出力する。従って、入力端
子Ｉ1 の状態が出力端子Ｏ1 に現れることになる。尚、
クロック発生器１１、１８から発生されるクロックの周
波数は伝達ビットレートの例えば１６倍程度とし、両ク
ロック発生器１１、１８間の周波数許容偏差の緩和が図
られている。A reference signal 50, which serves as a reference when creating an address signal for operating the multiplexer 14 on the transmitting side.
When the address signal for operating the latch-side demultiplexer 21 on the receiving side is generated, the reference signal 50 serving as a reference is generated by the independent clock signals 11 and 18, respectively. However, the frequency divider 12, 1
9 is a reset signal 70 output from the cyclic counter 13.
Clock generator 1
Although there is a deviation in both address signals due to the frequency deviation between 1 and 18, the multiplexer 14
And the address signal of the same address is input to the demultiplexer with latch 21. Therefore, when the address signal of address 1 is input to the multiplexer 14, the multiplexer 14 selects the state of the input terminal I 1 , outputs it to the ternary level converter 16 and transmits it to the receiving side. At this time, since the address signal at address 1 is also input to the demultiplexer with latch 21, the data input from the ternary level restorer 17 is output to the output terminal O 1 . Therefore, the state of the input terminal I 1 appears at the output terminal O 1 . still,
The frequency of the clock generated from the clock generators 11 and 18 is set to, for example, about 16 times the transmission bit rate, and the allowable frequency deviation between the clock generators 11 and 18 is relaxed.
【００１３】図３は図１に示した３値レベル変換器１６
の詳細例を示した回路図である。スイッチ３１は通常ａ
端子側に切り替わっており、マルチプレクサ１４から出
力されるデータを伝送線１５上に送出する。その後、リ
セット信号７０が入力されると、スイッチ３１は端子ｂ
側に切り替えられ、−５Ｖの電圧が保護抵抗Ｒを介して
伝送線１５上に送出され、前記リセット信号７０がなく
なると、スイッチ３１は再び端子ａ側に切り替わる。従
って、前記リセット信号７０が入力されると、伝送線１
５上には図２に示したような−５Ｖの方形波状のリセッ
ト信号７０が送出される。FIG. 3 shows the ternary level converter 16 shown in FIG.
3 is a circuit diagram showing a detailed example of FIG. Switch 31 is normally a
It is switched to the terminal side, and the data output from the multiplexer 14 is sent to the transmission line 15. After that, when the reset signal 70 is input, the switch 31 switches to the terminal b.
When the reset signal 70 disappears when the voltage is switched to the side, the voltage of -5 V is sent out onto the transmission line 15 through the protection resistor R, and the switch 31 switches to the terminal a side again. Therefore, when the reset signal 70 is input, the transmission line 1
A -5V square wave reset signal 70 as shown in FIG.
【００１４】図４は図１に示した３値レベル復元器１７
の詳細例を示した回路図である。通常、スイッチ３２は
オンとなっていて、伝送線１５上を伝送されてきたデー
タがラッチ付きデマルチプレクサ２１に入力されるよう
になっている。コンパレータ３３は伝送線１５上の信号
レベルとリファレンス電圧ＶF とを比較し、伝送線15上
の信号電圧が前記電圧ＶF 以下になると、その出力側を
ローレベルにして、リセット信号７０を発生する。この
リセット信号７０は分周器１９及び巡回カウンタ２０に
入力されると共に、スイッチ３２に入力される。スイッ
チ３２は前記リセット信号７０が入力されると、オフ状
態になり、リセット信号７０がなくなると再びオン状態
となる。従って、ラッチ付きデマルチプレクサ２１には
伝送線15上を伝送されてきたデータのみが入力される。
尚、前記ＶF としては−２．５Ｖ程度の電圧が選ばれ
る。尚、抵抗Ｒ1 Ｒ2 は電圧ＶF を作成するための分圧
抵抗である。FIG. 4 is a ternary level restorer 17 shown in FIG.
3 is a circuit diagram showing a detailed example of FIG. Normally, the switch 32 is turned on, and the data transmitted on the transmission line 15 is input to the demultiplexer with latch 21. The comparator 33 compares the signal level on the transmission line 15 with the reference voltage V F, and when the signal voltage on the transmission line 15 becomes equal to or lower than the voltage V F, sets its output side to the low level and generates the reset signal 70. To do. The reset signal 70 is input to the frequency divider 19 and the cyclic counter 20, and also to the switch 32. The switch 32 turns off when the reset signal 70 is input, and turns on again when the reset signal 70 disappears. Therefore, only the data transmitted on the transmission line 15 is input to the latched demultiplexer 21.
A voltage of about -2.5 V is selected as the V F. The resistors R 1 and R 2 are voltage dividing resistors for creating the voltage V F.
【００１５】本実施例によれば、データとリセット信号
７０を３値信号化した後、１本の伝送線１５を介して受
信側にシリアル伝達する構成のため、マルチプレクサ１
４の入力端子Ｉ1 〜ＩN の状態をラッチ付きデパルチプ
レクサ２１に送信する際の情報量を従来に比べて著しく
減少させることができる。このため、前記データの伝送
時間を短時間として、受信側の前記データに対する応答
速度を著しく向上させることができる。又、ＵＡＲＴ回
路のように特殊な専用ＩＣを用いることがないため、装
置を安価に構成することができる。上記実施例では、３
値レベル変換器１６にて信号を３値レベルに変換する際
に、第３のレベルとして−５Ｖ以外にＲＳ２３２Ｃのよ
うに−８Ｖのレベルを適用しても同様の効果がある。According to the present embodiment, since the data and the reset signal 70 are converted into a ternary signal and serially transmitted to the receiving side through the single transmission line 15, the multiplexer 1
It is possible to significantly reduce the amount of information when transmitting the states of the four input terminals I 1 to I N to the latched departixer 21 as compared with the prior art. Therefore, the response time for the data on the receiving side can be remarkably improved by shortening the transmission time of the data. Moreover, since no special dedicated IC is used unlike the UART circuit, the device can be constructed at low cost. In the above embodiment, 3
When converting the signal into a three-valued level by the value level converter 16, the same effect can be obtained by applying a level of -8V as in the RS232C other than -5V as the third level.
【００１６】図５は本発明の他の実施例を示したブロッ
ク図である。本例では、送信側の巡回カウンタ１３から
発生されるリセット信号７０を受信側の巡回カウンタ２
０と分周器１９に伝送するための専用のリセット信号伝
送線２２が設けられている。このため、マルチプレクサ
１４から出力されるデータは３値信号化されず、そのま
まデータ伝送線１５を介してラッチ付きデマルチプレク
サ２１に伝送される。従って、前実施例のように３値レ
ベル１６と３値レベル復元器１７を必要とせず、配線は
２本になるが、装置の部品点数を減らすことができる。
他の構成及び効果は前実施例と同様である。尚、本例で
はリセット信号７０をデータ送信側の巡回カウンタ１３
から供給したが、受信側の巡回カウンタ２０から前記リ
セット信号７０を送信側の巡回カウンタ１３に送信して
も同様の効果がある。FIG. 5 is a block diagram showing another embodiment of the present invention. In this example, the reset signal 70 generated from the cyclic counter 13 on the transmitting side is transmitted to the cyclic counter 2 on the receiving side.
A dedicated reset signal transmission line 22 for transmitting 0 and the frequency divider 19 is provided. Therefore, the data output from the multiplexer 14 is not converted into a ternary signal, and is directly transmitted to the demultiplexer with a latch 21 via the data transmission line 15. Therefore, unlike the previous embodiment, the ternary level 16 and the ternary level restorer 17 are not required, and the wiring is two, but the number of parts of the device can be reduced.
Other configurations and effects are similar to those of the previous embodiment. In this example, the reset signal 70 is sent to the cyclic counter 13 on the data transmission side.
However, the same effect can be obtained by transmitting the reset signal 70 from the cyclic counter 20 on the receiving side to the cyclic counter 13 on the transmitting side.
【００１７】[0017]
【発明の効果】以上記述した如く本発明のデータ伝送装
置によれば、伝送線の数を１本としても、データ伝送時
間を短時間として、受信側の応答性を向上させることが
できる。As described above, according to the data transmission apparatus of the present invention, even if the number of transmission lines is one, the data transmission time can be shortened and the response on the receiving side can be improved.
【図１】本発明のデータ伝送装置の一実施例を示したブ
ロック図。FIG. 1 is a block diagram showing an embodiment of a data transmission device of the present invention.
【図２】図１の伝送線上を伝送される３値信号の形態例
を示した図。FIG. 2 is a diagram showing an example of the form of a ternary signal transmitted on the transmission line of FIG.
【図３】図１の３値レベル変換器の詳細例を示した回路
図。3 is a circuit diagram showing a detailed example of the ternary level converter of FIG.
【図４】図１の３値レベル復元器の詳細例を示した回路
図。4 is a circuit diagram showing a detailed example of the ternary level restorer of FIG.
【図５】本発明のデータ伝送装置の他の実施例を示した
ブロック図。FIG. 5 is a block diagram showing another embodiment of the data transmission device of the present invention.
【図６】従来のデータ伝送装置の一例を示したブロック
図。FIG. 6 is a block diagram showing an example of a conventional data transmission device.
１１、１８…クロック発生器 １２、１９…分
周器 １３、２０…巡回カウンタ １４…マルチプ
レクサ １５…伝送線 １６…３値レベ
ル変換器 １７…３値レベル復元器 ２１…ラッチ付
きデマルチプレクサ11, 18 ... Clock generator 12, 19 ... Frequency divider 13, 20 ... Cyclic counter 14 ... Multiplexer 15 ... Transmission line 16 ... Three-value level converter 17 ... Three-value level restorer 21 ... Demultiplexer with latch
Claims (2)
ラレルデータをシリアル化した後伝送線を介して受信側
に送信し、受信側では前記伝送線を介して送られてきた
シリアルデータを元のパラレルデータに復元するデータ
伝送装置において、前記パラレルデータをシリアルデー
タ化する際に、各状態を示すデータの送信順を指定する
第１のアドレス信号を発生する送信側のアドレス信号発
生手段と、前記シリアルデータを元のパラレルデータに
変換する際に、各状態を示すデータの配列順を指定する
第２のアドレス信号を発生する受信側のアドレス信号発
生手段と、これら送信側と受信側の各アドレス信号発生
手段から発生されるアドレス信号の発生タイミングの同
期をとる制御信号を発生する送信側に設けられた制御信
号発生手段と、この制御信号発生手段によって発生され
た制御信号を前記シリアルデータと共に３値化して前記
伝送線上に送出する送信側に設けられた信号変換手段
と、前記伝送線上の３値化信号から制御信号とデータを
分離する受信側に設けられた信号分離手段とを具備した
ことを特徴とするデータ伝送装置。1. Serial data parallel to the states 1 to N obtained on the transmission side is serialized and then transmitted to a reception side via a transmission line, and the reception side transmits serial data via the transmission line. In the data transmission device for restoring the parallel data to the original parallel data, when the parallel data is converted into serial data, the address signal generating means on the transmission side for generating the first address signal for designating the transmission order of the data indicating each state. And an address signal generating means on the receiving side for generating a second address signal for designating an arrangement order of data indicating each state when converting the serial data into original parallel data, and these transmitting side and receiving side. A control signal generating means provided on the transmitting side for generating a control signal for synchronizing the generation timing of the address signal generated from each address signal generating means, A signal converting means provided on the transmitting side for ternarizing the control signal generated by the control signal generating means together with the serial data and sending it out on the transmission line, and a control signal and data from the ternary signal on the transmission line. A data transmission device, comprising: a signal separation means provided on the receiving side for separation.
ラレルデータをシリアル化した後伝送線を介して受信側
に送信し、受信側では前記伝送線を介して送られてきた
シリアルデータを元のパラレルデータに復元するデータ
伝送装置において、前記パラレルデータをシリアルデー
タ化する際に、各状態を示すデータの送信順を指定する
第１のアドレス信号を発生する送信側のアドレス信号発
生手段と、前記シリアルデータを元のパラレルデータに
変換する際に、各状態を示すデータの配列順を指定する
第２のアドレス信号を発生する受信側のアドレス信号発
生手段と、送信側と受信側の各アドレス信号発生手段か
ら発生されるアドレス信号の発生タイミングの同期をと
る制御信号を発生し、送信側又は受信側のいずれか一方
に設けられた制御信号発生手段と、この制御信号発生手
段によって発生された制御信号を受信側又は送信側のア
ドレス信号発生手段に伝送する制御信号伝送用伝送線と
を具備したことを特徴とするデータ伝送装置。2. The parallel data indicating the states 1 to N obtained on the transmitting side is serialized and then transmitted to a receiving side via a transmission line, and the receiving side serial data transmitted via the transmission line. In the data transmission device for restoring the parallel data to the original parallel data, when the parallel data is converted into serial data, the address signal generating means on the transmission side for generating the first address signal for designating the transmission order of the data indicating each state. When converting the serial data into the original parallel data, an address signal generating means on the receiving side for generating a second address signal for designating an arrangement order of the data indicating each state, and a transmitting side and a receiving side. A control signal is provided on either the transmitting side or the receiving side for generating a control signal for synchronizing the generation timing of the address signal generated from each address signal generating means. And a control signal transmission transmission line for transmitting the control signal generated by the control signal generating means to the address signal generating means on the receiving side or the transmitting side.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187899A JPH0637854A (en) | 1992-07-15 | 1992-07-15 | Data transmitter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187899A JPH0637854A (en) | 1992-07-15 | 1992-07-15 | Data transmitter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637854A true JPH0637854A (en) | 1994-02-10 |
Family
ID=16214148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4187899A Withdrawn JPH0637854A (en) | 1992-07-15 | 1992-07-15 | Data transmitter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637854A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128800A (en) * | 2004-10-26 | 2006-05-18 | Funai Electric Co Ltd | One-wire data communication method, and one-wire data transmitter/receiver employing that communication method |
| US7167536B2 (en) | 2001-05-30 | 2007-01-23 | Elpida Memory, Inc. | Signal receiving circuit, semiconductor device and system |
-
1992
- 1992-07-15 JP JP4187899A patent/JPH0637854A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7167536B2 (en) | 2001-05-30 | 2007-01-23 | Elpida Memory, Inc. | Signal receiving circuit, semiconductor device and system |
| JP2006128800A (en) * | 2004-10-26 | 2006-05-18 | Funai Electric Co Ltd | One-wire data communication method, and one-wire data transmitter/receiver employing that communication method |
| JP4586492B2 (en) * | 2004-10-26 | 2010-11-24 | 船井電機株式会社 | One-wire data communication method and one-wire data transmitter / receiver using this communication method |
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