Claims (3)
톤 검출 회로에 있어서, 입력신호를 제1전달함수에 의해 연속적으로 제1차 및 제2차 필터링하는 제1 및 제2필터부(100, 200)와, 상기 제2차 필터링신호를 제2전달함수에 의해 평균치를 검출하여 톤신호를 검출하는 제3필터부(300)로 구성됨을 특징으로 하는 회로.A tone detection circuit, comprising: a first transfer function for input signal The first and second filter unit (100, 200) for filtering the first and second order continuously by the second transfer function and the second filtering signal And a third filter unit (300) for detecting an average value by detecting the tone signal.
제1항에 있어서, 제1필터부(100)가, 입력신호를 제1계수와 승산하는 제1승산기와, 상기 제1승산신호를 소정 신호들과 합산하는 제1합산기와, 상기 제1합산신호에 제2계수를 승산하여 상기 제2필터부(200)로 전달하는 제2승산기와, 상기 제2승산신호를 소정 지연하는 제1지연기와, 상기 제1지연신호에 제3계수를 승산하여 상기 제1합산기로 전달하는 제3승산기와, 상기 제1지연신호를 소정지연하는 제2지연기와, 상기 제2지연신호에 제4계수를 승산하여 상기 제1합산기로 전달하는 제4승산기로 구성됨을 특징으로 하는 톤 검출 회로.The multiplier of claim 1, wherein the first filter unit 100 comprises: a first multiplier that multiplies an input signal by a first coefficient; a first summer that adds the first multiplication signal by predetermined signals; A second multiplier that multiplies a second coefficient by a signal to the second filter unit 200, a first delay unit that delays the second multiplication signal by a predetermined delay, and multiplies a third coefficient by the first delay signal A third multiplier for transmitting the first delay signal, a second delay for predelaying the first delay signal, and a fourth multiplier for multiplying the second delay signal by a fourth coefficient and transmitting the multiplier to the first summer. Tone detection circuit, characterized in that.
제1항에 있어서, 제3필터부(300)가, 상기 제2차 필터링 신호를 제5계수와 승산하는 제5승산기와, 상기 제5승산신호를 소정 신호와 합산하여 톤신호를 출력하는 제2합산기와, 상기 제2합산신호를 소정 지연하는 제3지연기와, 상기 제3지연 신호에 제6계수를 승산하여 상기 제2합산기로 전달하는 제6승산기로 구성됨을 특징으로 하는 톤 검출 회로.The apparatus of claim 1, wherein the third filter unit 300 includes: a fifth multiplier that multiplies the second filtering signal by a fifth coefficient; and a fifth multiplier that adds the fifth multiplication signal by a predetermined signal to output a tone signal; And a second adder, a third delay for delaying the second sum signal, and a sixth multiplier for multiplying the third delay signal by a sixth coefficient and transferring the sixth coefficient to the second summer.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.