Claims (3)
각각 소스영역 (6)과 드레인영역(7)과 전기 소스영역과 드레인영역간에 연재하는 채널영역에 대응하여 형성된 플로팅게이트(3)과 플로팅게이트상에 형성된 제어전극(5)를 가지는 메모리셀 트랜지스터(M)를 행방향과 열방향으로 배열하여 형성된 제1의 메모리셀 배열(11)과, 전기 메모리셀 트랜지스터와 실질적 동일구성의 메모리셀트랜지스터(MCR)를 행방향과 열방향으로 배열하여 형성된 제2의 메모리셀 배열(11)과, 전기 제1의 메모리셀 배열 및 제2의 메모리셀 배열중의 공통으로 행방향으로 연재하고, 제1과 제2의 메모리셀 배열중에 있어서 행방향으로 정열한 메모리셀 트랜지스터의 제어전극에 접속되어, 이를 활성화시키는 복수의 워드선(WL)과, 전기 제1의 메모리셀 배열중을 열방향으로 연재하여 열방향에 정열한 메모리셀 트렌지스터(M)의 드레인영역에 접속된 복수의 통상 비트선(BL1∼BLN)과, 전기 제2의 메모리셀 배열중을 열방향으로 연재하여, 열방향으로 정열한 메모리셀 트랜지스터(MCR)의 드레인영역에 접속된 복수의 용장비트선((BL1)CR,(BL2)CR)과, 어드레스 데이타를 공급되어, 이에 의하여 하나의 워드선을 선택하는 워드선 선택수단(12,13)과, 어드레스 데이타를 공급되어, 이에 의하여 하나의 비트선을 선택하는 비트선 선택수단(14,15)과, 어드레스 데이타를 공급되어, 또 불량 메모리셀 트랜지스터에 접속된 불량 비트선에 대응하는 어드레스를 기억하고, 어드레스 데이타가 부령 비트선을 선택하는 경우에 대응하는 용장비트선을 선??하는 용장비트선 선택수단(24,25)과, 전기 제1과 제2의 메모리셀 배열중의 메모리셀 트랜지스터의 소스영역에 공통으로 접속되고, 소스전압을 공급함과 동시에 소거시에 전기 제1과 제2의 메모리셀 배열중의 메모리셀에 동시에 소정의 소거전압을 공급하여 각 메모리셀에 기억되어 있는 전보를 일괄하여 소거하는 소스전압 공급수단(22)과, 전기 비트선 선택수단과 전기 용장비트선 선택수단으로 선택된 비트선에 접속되어 이에 써넣기 정보신호를 공급하여 선택된 메모리셀에서 읽어내어진 정보신호를 출력하는 입출력수단(18,19,20)을 갖춘 일괄소거형 비휘발성 반도체기억장치에 있어서, 써넣기 제어신호(RED ACTIV)를 공급되고, 전기 써넣기 제어신호에 따라 전기 비트선 선택수단과 전기 용장비트선 선택수단중 한편을 활성화하여 다른 한편을 불활성화하는 써넣기 제어수단(25a)을 갖춘것을 특징으로 하는 반도체기억장치.Memory cell transistors each having a floating gate 3 formed corresponding to a source region 6 and a drain region 7 and a channel region extending between the electric source region and the drain region and a control electrode 5 formed on the floating gate ( A first memory cell array 11 formed by arranging M) in a row direction and a column direction, and a memory cell transistor M CR having substantially the same configuration as an electric memory cell transistor in a row direction and a column direction. The two memory cell arrays 11, the first memory cell arrays and the second memory cell arrays are arranged in the row direction in common, and aligned in the row direction in the first and second memory cell arrays. A plurality of word lines WL connected to the control electrodes of the memory cell transistors and activating them, and drain cells of the memory cell transistors M arranged in the column direction by extending in the first memory cell array in the column direction. A plurality of normal bit lines (BL 1 ~BL N) and, to a series of memory cells arranged in the second electricity in a column direction, connected to the drain region of memory cell transistors (M CR) aligned in a column direction, connected A plurality of redundant bit lines (BL 1 ) CR , (BL 2 ) CR and address data are supplied, thereby supplying word line selecting means 12 and 13 for selecting one word line, and address data By this, the bit line selecting means 14, 15 for selecting one bit line and the address data are supplied, and the address corresponding to the bad bit line connected to the bad memory cell transistor is stored. Redundant bit line selecting means (24,25) for selecting a redundant bit line corresponding to the case where the command bit line is selected, and the source region of the memory cell transistors in the first and second memory cell arrays. Is connected to the Source voltage supply means 22 for simultaneously supplying predetermined erase voltages to memory cells in the first and second memory cell arrays at the time of erasing at the same time and collectively erasing the telegrams stored in each memory cell; A batch having input / output means (18, 19, 20) connected to the bit line selected by the electric bit line selecting means and the electric redundant bit line selecting means, supplying a write information signal to this, and outputting the information signal read out from the selected memory cell. In the erasable nonvolatile semiconductor memory device, a write control signal (RED ACTIV) is supplied, and inactivates one of the electric bit line selecting means and the redundancy bit line selecting means according to the electric write control signal to inactivate the other. And a write control means (25a).
통상의 메모리셀 배열외에 용장 메모리셀 배열을 갖추고, 통상의 메모리셀 배열중에 있어서 선택된 메모리셀 코어람이 불량하였던 경우에 용장 메모리셀 배열중의 대체 메모리셀 코람을 선택하는 구성의 일괄수거형 비휘발성 반도체기억장치의 시험방법에 있어서, 전기 통상의 메모리셀 배열중의 모든 메모리셀에 소정의 데이타를 써넣는 공정과, 전기 용장 메모리셀 배열중의 모든 메모리셀에 전기 소정의 데이타를 써넣는 공정과, 전기 통상의 메모리셀 배열중 모든 메모리셀과 전기 용장 메모리셀 배열중의 모든 메모리셀를 일괄소거하는 공정을 가지는 것을 특징으로 하는 시험방법.A batch collection type nonvolatile structure having a redundant memory cell array in addition to the normal memory cell array, and selecting an alternative memory cell collam in the redundant memory cell array when the selected memory cell core is defective in the normal memory cell array. A test method of a semiconductor memory device, comprising: writing predetermined data into all memory cells in an electric memory cell array; writing predetermined data into all memory cells in an electric redundant memory cell array; And a step of collectively erasing all of the memory cells in the conventional memory cell array and all of the memory cells in the electrical redundant memory cell array.
제2항에 있어서, 전기 일괄소거공정후 전기 통상 메모리셀 배열중위 메모리셀을 읽어내는 독출시험을 하여 불량 메모리셀이 포함되는 메모리셀 코람을 특정하여, 전기 특정된 불량 메모리셀 코람이 선택된 경우에 전기 용장 메모리셀 배열중의 대체 메모리셀 코람이 선택되도록 설정된 코람용장화 공정과, 전기 코람용장화 공정후다시 전기 통상 메모리셀 배열중의 메모리셀 코람을 선택하는 독출시험을 하여 불량 메모리셀 코람이 검출된 경우에 다시 일괄소거하는 재소거공정과, 전기 재소거 공정후 다시 전기 통상 메모리셀 배열중의 메모리셀 코람을 선택하는 독출시험을 다시하여, 불량 메모리셀 코람이 검출된 경우에 그 제품을 불량품이라고 판정하는 판정공정을 포함하는 것을 특징으로 하는 시험방법.3. The memory cell coram according to claim 2, wherein a memory cell coram containing a defective memory cell is specified by performing a read test for reading an ordinary memory cell array median memory cell after the electrical batch erasing process, and when the electrically specified defective memory cell koram is selected. The Koram boot process is set to select the alternative memory cell Koram in the electric redundant memory cell array, and the readout test is performed to select the memory cell Koram in the electric normal memory cell array again after the electric koram boot process. If detected, the re-erasing step is performed again and the read-out test for selecting the memory cell coram in the electric normal memory cell array is performed again after the electric re-erasing step. A test method comprising a determination step of determining that the defective product.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.