KR940009428B1 - Computer link unit with common memory - Google Patents
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Abstract
Description
제 1 도는 종래 컴퓨터 링크 유니트와 PLC와의 관계를 나타낸 블럭도.1 is a block diagram showing a relationship between a conventional computer link unit and a PLC.
제 2 도는 본 발명을 설명하기 위한 컴퓨터 링크 유니트와 PLC 블럭구성도.2 is a block diagram of a computer link unit and a PLC for explaining the present invention.
제 3 도는 본 발명의 공통메모리를 갖는 컴퓨터 링크 유니트의 상세구성도.3 is a detailed configuration diagram of a computer link unit having a common memory of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : PLC 2 : 컴퓨터 링크 유니트1: PLC 2: Computer Link Unit
6,6a : 커넥터 11 : 게이트 어레이부6,6a connector 11 gate array portion
12 : CPU 13 : D-플립플럽12: CPU 13: D-flip flop
14 : 제 1 버퍼부 15 : 멀티플렉서부14: first buffer section 15: multiplexer section
17 : 공통메모리 18 : 제 2 버퍼부17: common memory 18: second buffer unit
본 발명은 컴퓨터 링크 유니트(Computer Link Unit)에 관한 것으로, 특히 복수개의 PLC(Programmable Logic Controller)와 메모리를 공유하는 컴퓨터 링크 유니트에 관한 것이다.The present invention relates to a computer link unit, and more particularly, to a computer link unit sharing a memory with a plurality of programmable logic controllers (PLCs).
제 1 도는 종래의 PLC(1)와 컴퓨터 링크 유니트(2)와의 관계를 보인 블럭도로서, PLC(1)는 데이타의 입출력을 제어하기 위한 CPU(3)와, CPU(3)와 연결되어 데이타를 저장 또는 출력하기 위한 RAM(4)과, 송,신회로(5) 및 커넥터(6)를 구비하고 CPU(3)의 제어에 의해 RAM(4)에 저장된 데이타 또는 CPU(3)의 제어신호를 컴퓨터 링크 유니트(2)에 출력시키기 위한 송수신부(7)로 구성되었으며, 또한 컴퓨터 링크 유니트(2)는 데이타의 입출력을 제어하기 위한 CPU(3a)와, CPU(3a)와 연결되어 데이타를 저장 또는 출력하기 위한 RAM(4a)과, 송,신회로(5a) 및 RAM(4a)에 저장된 데이타 또는 CPU(3a)의 제어신호를 PLC(1)에 출력시키기 위한 송수신부(7a)로 구성된 것이다.1 is a block diagram showing a relationship between a conventional PLC 1 and a computer link unit 2, wherein the PLC 1 is connected to the CPU 3 and the CPU 3 for controlling input and output of data. RAM 4 for storing or outputting the data, the transmission / reception circuit 5 and the connector 6, and the data stored in the RAM 4 under the control of the CPU 3 or the control signal of the CPU 3; And a transmission / reception section 7 for outputting the data to the computer link unit 2, and the computer link unit 2 is connected to the CPU 3a for controlling the input / output of data, and the data is connected to the CPU 3a. A RAM 4a for storing or outputting, and a transmission / reception circuit 5a and a transceiver 7a for outputting data stored in the RAM 4a or control signals of the CPU 3a to the PLC 1. will be.
이와 같이 구성된 종래 기술에 있어서는 만일 사용자가 PLC(1) 또는 메인컴퓨터에서 컴퓨터 링크 유니트(2)가 갖고 있는 데이타를 모니터에 나타낼 경우에는 제 1 도와 같이 사용자가 PLC(1)의 CPU(3)에 제어 명령을 내리고 이 명령은 송수신부(7)(7a)를 통하여 컴퓨터 링크 유니트(2)의 CPU(3a)에 전해지고 이 CPU(3a)는 컴퓨터 링크 유니트(2)의 RAM(3a)에 저장된 소정데이타를 송수신부(7)(7a)를 통하여 PLC(1)의 RAM(4)에 전송시켜 PLC(1)의 CPU(3)의 제어신호에 따라 모니터에 나타내지거나 저장된다.In the prior art configured as described above, if the user displays data held by the computer link unit 2 on the monitor in the PLC 1 or the main computer on the monitor, the user is provided to the CPU 3 of the PLC 1 as in the first diagram. A control command is given and this command is transmitted to the CPU 3a of the computer link unit 2 via the transceiver 7 and 7a, and this CPU 3a is stored in the RAM 3a of the computer link unit 2. The data is transmitted to the RAM 4 of the PLC 1 via the transmission / reception section 7 and 7a and displayed or stored on the monitor according to the control signal of the CPU 3 of the PLC 1.
그러나 이와 같은 종래의 기술은 컴퓨터 링크 유니트에 저장된 데이타가 필요한 경우 컴퓨터 링크 유니트의 CPU와의 교신에 의해서 RAM에 저장된 데이타를 출력시키기 때문에 원하는 데이타를 처리하는데 불필요한 시간이 소요되고 있고 또한 송수신회로에 구성이 복잡해 많은 전자부품이 소요되어 생산원가를 높이는 단점을 지니고 있었다.However, such conventional technology requires unnecessary time to process the desired data because the data stored in the RAM is output by communicating with the CPU of the computer link unit when data stored in the computer link unit is required. Due to the complexity, many electronic components were used, which had the disadvantage of increasing the production cost.
본 발명은 상기의 단점을 해소하기 위하여 안출한 것으로서 복수개의 PLC가 컴퓨터 링크 유니트의 CPU의 제어없이 저장된 데이타를 직접 입출력시킬 수 있는 공통메모리를 갖는 컴퓨터 링크 유니트를 제공함에 그 목적이 있다.An object of the present invention is to provide a computer link unit having a common memory capable of directly inputting and outputting stored data without the control of the CPU of the computer link unit.
상기의 목적을 달성하기 위하여 본 발명에 따르면 컴퓨터 링크 유니트의 입력단에 게이트 어레이를 구비시키고 컴퓨터 링크 유니트의 CPU와 RAM주변에 버퍼와 멀티플렉서를 구비시켜 PLC의 소정 제어신호만으로 컴퓨터 링크 유니트의 RAM에 저장된 소정데이타의 입출력을 제어함을 특징으로 한다.In order to achieve the above object, according to the present invention, a gate array is provided at an input terminal of a computer link unit, and a buffer and a multiplexer are provided around a CPU and a RAM of the computer link unit, and stored in the RAM of the computer link unit with only a predetermined control signal of the PLC. And controlling input and output of predetermined data.
이하에서 제 2 도 및 제 3 도를 참조로 하여 본 발명에 대한 구성 및 동작을 상술한다.Hereinafter, the configuration and operation of the present invention will be described in detail with reference to FIGS. 2 and 3.
제 2 도는 본 발명을 설명하기 위한 컴퓨터 링크 유니트와 PLC 블럭구성도이고, 제 3 도는 본 발명의 공통메모리를 갖는 컴퓨터 링크 유니트 상세구성도로써, CPU(12), RAM(4) 등을 구비하여 컴퓨터 링크 유니트의 공통메모리에 독립적으로 데이타를 기록하고 저장하기 위한 PLC(1)와, 내부에 공통메모리를 구비하여 데이타를 기록하기 저장하기 위한 PLC(1)와, 내부에 공통메모리를 구비하여 데이타를 기록하고 저장하기 위한 컴퓨터 유니트(2)와, 상기 PLC(1)와, 컴퓨터 링크 유니트(2)가 서로 통신할 수 있도록 연결해 주는 커넥터(6)(6a)로 구분할 수 있다.2 is a block diagram of a computer link unit and a PLC block for explaining the present invention, and FIG. 3 is a detailed block diagram of a computer link unit having a common memory of the present invention, and includes a CPU 12, a RAM 4, and the like. PLC 1 for recording and storing data independently in the common memory of the computer link unit, PLC 1 for storing and recording data with a common memory therein, and having a common memory therein And a computer unit 2 for recording and storing the data, and a connector 6 and 6a for connecting the PLC 1 and the computer link unit 2 to communicate with each other.
이와 같이 구분된 상태에서의 본 발명의 공통메모리를 갖는 컴퓨터 링크 유니트의 구성은 다음과 같다.The configuration of the computer link unit having the common memory of the present invention in the divided state as follows is as follows.
즉, 컴퓨터 링크 유니트(2)에서 공통메모리에 데이타를 저장 또는 출력을 제어하고, 외부의 PLC(1)에서 공통메모리를 사용할 수 있는지 여부의 인에이블 신호를 출력하는 CPU(12)와, 상기 PLC(1)에서 출력된 데이타 지령신호(ACK*)를 반전시키는 인버터(23)와, 상기 CPU(12)의 인에이블 신호에 의해 외부의 PLC(1)에서 공통메모리(17)를 사용할 수 있는지 여부를 판단하여 PLC(1)에서 공통메모리(17)를 사용할 수 있을 때 하나의 PLC(1)에서만 공통메모리(17)를 사용하도록 제어하는 게이트 어레이부(11)와, 상기 CPU(12) 또는 외부의 PLC(1)로부터의 제어신호에 의해 공통메모리(17)가 읽기 또는 쓰기동작이 가능하도록 인에이블시키고 하위 어드레스를 지정하는 멀티플렉서부(15)와, 상기 CPU(12)에서 공통메모리(17)에 어드레스 신호를 인가시키고, 공통메모리(17)의 데이타가 CPU(12)에 입력되도록 하는 제 1 버퍼부(14)와, 상기 PLC(1)로부터 공통메모리(17)에 상위 어드레스 신호(A6-A7)를 인가시키고 공통메모리(17)의 데이타가 PLC(1)에 입력되도록 하는 제 2 버퍼부(18)와, CPU(12)에서 공통메모리(17)의 데이타를 지연시키기 위한 D-플립플럽(13)을 포함하여 구성된다.That is, the CPU 12 controls the data storage or output in the common memory in the computer link unit 2 and outputs an enable signal of whether the common memory can be used in the external PLC 1, and the PLC Whether the common memory 17 can be used in the external PLC 1 by the inverter 23 for inverting the data command signal ACK * outputted in (1) and the enable signal of the CPU 12 The gate array unit 11 for controlling the common memory 17 to be used by only one PLC 1 when the common memory 17 can be used by the PLC 1, and the CPU 12 or the external device. A multiplexer section 15 for enabling the common memory 17 to read or write operation by a control signal from the PLC 1 and specifying a lower address, and the common memory 17 in the CPU 12. An address signal is applied to the CPU 12 to transmit data from the common memory 17 to the CPU 12. A first buffer unit 14 to be inputted, and an upper address signal A6-A7 is applied from the PLC 1 to the common memory 17 so that data of the common memory 17 is input to the PLC 1. The second buffer unit 18 and the D-flip flop 13 for delaying the data of the common memory 17 in the CPU 12 are configured.
이와 같이 구성되는 본 발명의 공통메모리를 갖는 컴퓨터 링크 유니트를 좀더 상세하게 설명하면 다음과 같다.The computer link unit having the common memory of the present invention configured as described above will be described in more detail as follows.
즉, 게이트 어레이부(11)는 PLC(1)에서 출력된 데이타 지령신호(ACK*)와 칩선택신호를 논리합하여 제 2 버퍼부(18)로 출력하는 오아게이트(24)와, 상기 PLC(1)에서 출력된 데이타 지령신호(ACK*)를 반전시키는 인버터(23)와, 상기 인버터(23)에 의해 반전된 데이타 지령신호(ACK*)와 칩선택신호를 논리합 연산하는 오아게이트(22)와, 상기 CPU(12)가 공통메모리(17)를 사용하고 있지 않음을 통보받고, 오아게이트(22)의 출력신호에 의해 동작되어 또다른 PLC에 공통메모리(17)가 사용되고 있음을 알려주는 게이트 어레이(21)로 구성된다.That is, the gate array unit 11 outputs the data command signal ACK * and the chip select signal output from the PLC 1. The OR gate 24 outputs the OR to the second buffer unit 18, the inverter 23 for inverting the data command signal ACK * output from the PLC 1, and the inverter 23. Data command signal (ACK *) and chip select signal inverted by Is informed that the CPU 12 is not using the common memory 17, and is operated by the output signal of the OR gate 22 to perform operation on another PLC. 17) is used to indicate that the gate array 21 is used.
그리고, 멀티플렉서부(15)는 공통메모리(17)를 인에이블시키는 제 1 멀티플렉서부(15a)와 하위 어드레스신호를 인가하는 제 2 멀티플렉서로 구성된다.The multiplexer unit 15 is composed of a first multiplexer unit 15a for enabling the common memory 17 and a second multiplexer for applying a lower address signal.
제 1, 제 2 버퍼부(14)(18)은 각각 데이타 신호 버퍼(14a)(18a)와 어드레스 신호 버퍼(14b)(18b)로 구성된다.The first and second buffer units 14 and 18 are each composed of data signal buffers 14a and 18a and address signal buffers 14b and 18b.
이와 같이 구성되는 본 발명의 공통메모리를 갖는 컴퓨터 링크 유니트의 동작을 설명하면 다음과 같다.The operation of the computer link unit having the common memory of the present invention configured as described above is as follows.
먼저, 본 발명의 공통메모리를 갖는 컴퓨터 링크 유니트에서, 공통메모리(17)에 저장된 데이타를 읽기(read) 또는 쓰기(write) 동작을 하는데는 2가지 제어경로가 있다.First, in a computer link unit having a common memory of the present invention, there are two control paths for reading or writing data stored in the common memory 17.
첫째는 컴퓨터 링크 유니트(2) 자체의 CPU(12)에서 제어신호를 공통메모리(17)에 입력시켜 원하는 읽기 또는 쓰기동작을 실시하는 방법이다.First, the CPU 12 of the computer link unit 2 itself inputs a control signal to the common memory 17 to perform a desired read or write operation.
즉, CPU(12)의 인에이블 단자(EM)를 통하여 게이트 어레이(21)의 인에이블 단자(EM)에 "하이레벨" 신호를 보내 다른 PLC의 사용자가 컴퓨터 링크 유니트(2)의 공통메모리(17)가 사용중임을 매 스캔(scan)마다 다른 PLC에 알린다.That is, a "high level" signal is sent to the enable terminal EM of the gate array 21 through the enable terminal EM of the CPU 12 so that a user of another PLC may transmit a common memory ( Notifies another PLC at every scan that 17) is in use.
이어 CPU(12)의 제어신호를 소정단자를 통하여 멀티플렉서(15a)에 출력시켜 공통메모리(17)가 읽기 및 쓰기동작이 가능한 인에이블 상태가 되도록 만든다. 이어 입출력단자(IN,OUT)를 통하여 상위 어드레스 신호(A0∼A7)를 버퍼(14a)를 통하여 공통메모리(17)에 인가시키고, 하위 어드레스 신호(A1∼A9)를 어드레스 출력단자(AD)를 통하여 멀티플렉서(15b)에 인가시켜 공통메모리(17)에 어드레스를 지정한다. 따라서 공통메모리(17)에 저장된 데이타를 읽기 또는 쓰기동작을 시킬 수 있다. 그리고, CPU(12)에서 공통메모리(17) 사용이 끝나면 CPU(12)는 제 1 버퍼부(14), 멀티플렉서부(15)를 디스에이블(disable)시키고 CPU(12)의 인에이블 단자(EN)를 통하여 게이트 어레이(21)의 인에이블 단자(EN)에 "로우레벨" 신호를 보내어 다른 PLC 사용자에게 작업이 끝났음을 알린다.Next, the control signal of the CPU 12 is transferred to a predetermined terminal. By outputting to the multiplexer (15a) through the common memory 17 to enable the read and write operations are enabled. Subsequently, the upper address signals A 0 to A 7 are applied to the common memory 17 through the buffer 14a through the input / output terminals IN and OUT, and the lower address signals A 1 to A 9 are applied to the address output terminals. An address is assigned to the common memory 17 by applying it to the multiplexer 15b via (AD). Therefore, data stored in the common memory 17 can be read or written. After the use of the common memory 17 in the CPU 12 is completed, the CPU 12 disables the first buffer unit 14 and the multiplexer unit 15 to enable the terminal EN of the CPU 12. The low level signal is sent to the enable terminal EN of the gate array 21 to inform other PLC users that the operation is finished.
둘째는 임의의 PLC 사용자가 컴퓨터 링크 유니트(2)의 공통메모리(17)에 저장된 데이타를 읽기 또는 쓰기동작을 실시하는 방법이다.The second is a method in which any PLC user reads or writes data stored in the common memory 17 of the computer link unit 2.
즉, PLC에서 소정의 읽기 또는 쓰기신호를 컴퓨터 링크 유니트(2)에 커넥터(6a)를 통해 보내어 공통메모리(17)를 컴퓨터 링크 유니트(2)의 CPU(12)를 통하지 않고도 읽기 또는 쓰기동작을 하는 것이다.That is, the PLC sends a predetermined read or write signal to the computer link unit 2 through the connector 6a to perform a read or write operation without passing the common memory 17 through the CPU 12 of the computer link unit 2. It is.
좀더 자세히 설명하면 CPU(12)가 공통메모리(17) 사용이 끝났음을 알리는 신호가 있을때 커넥터(6a)에 하이레벨의 데이타 지령 신호(ACK)와 칩선택신호(CS)가 입력되어 OR 게이트(22)의 출력은 "로우레벨"이 되고, 또다른 OR 게이트(24)의 출력은 "하이레벨"이 된다. 게이트 어레이(21)는 칩선택단자가 "로우레벨"일 때 동작을 한다.More specifically, when a signal indicating that the CPU 12 has finished using the common memory 17, a high level data command signal ACK and a chip select signal CS are inputted to the connector 6a, and the OR gate 22 is input. ) Output becomes "low level", and the output of another OR gate 24 becomes "high level". Gate array 21 is a chip select terminal Operates when is "low level".
그리고, 다시 게이트 어레이(21)의 인에이블 단자(EN)에 "하이레벨" 신호를 입력시켜 컴퓨터 링크 유니트(2)의 CPU(12)와 또다른 PLC컴퓨터 링크 유니트(2)의 공통메모리(17)가 사용중임을 알린다.Then, a "high level" signal is inputted to the enable terminal EN of the gate array 21 again, so that the common memory 17 of the CPU 12 of the computer link unit 2 and another PLC computer link unit 2 is input. ) Is in use.
그 다음, PLC(1)에서 커넥터(6a)의 인에이블 단자를 통해 버퍼(18a) 멀티플렉서(15a) 및 게이트 어레이(21)에 인에이블 신호를 인가시켜 공통메모리(17)가 읽기 또는 쓰기동작이 가능토록 인에이블 상태를 만든다.Then, enable terminal of connector 6a in PLC 1 The enable signal is applied to the buffer 18a multiplexer 15a and the gate array 21 through the common memory 17 to enable the read or write operation.
이어 커넥터(6a)의 어드레스 입력단자(A8, A9, A0-A7)를 통해 멀티플렉서(15b)와 버퍼(18b)에 각각 소정범위를 갖는 어드레스 신호를 입력시켜 공통메모리(17)에 어드레스를 지정하여 공통메모리(17)에 저장된 데이타가 버퍼(18a)와 커넥터(6a)를 거쳐 제어신호를 인가한 PLC의 모니터 또는 프린터에 읽기 또는 쓰기동작을 실시한다.Subsequently, an address signal having a predetermined range is input to the multiplexer 15b and the buffer 18b through the address input terminals A 8 , A 9 and A 0 -A 7 of the connector 6a, respectively, to the common memory 17. By designating the address, data stored in the common memory 17 is read or written to the monitor or printer of the PLC to which the control signal is applied via the buffer 18a and the connector 6a.
따라서, 컴퓨터 링크 유니트에 내장되어 각각의 PLC를 지원하기 위해 공통메모리에 저장된 데이타가 컴퓨터 유니트의 CPU의 제어없이 바로 PLC의 CPU의 제어에 의해 읽기 또는 쓰기동작을 실시하는 효과가 있다.Therefore, there is an effect that the data stored in the common memory embedded in the computer link unit and stored in the common memory performs a read or write operation directly under the control of the CPU of the PLC without the control of the CPU of the computer unit.
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