KR940006613B1 - DynamicRAM's Multibit Parallel Test Architecture - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 4M DRAM의 외부핀 압력 타이밍도.1 is an external pin pressure timing diagram of a 4M DRAM.
제2도는 4M×1DRAM의 정상동작시의 입, 출력 구성도.2 is an input / output configuration diagram in the normal operation of 4M × 1 DRAM.
제3도는 제2도의 다비트 병렬테스트 모드시의 구성도.3 is a block diagram of the multi-bit parallel test mode of FIG.
제4a도는 익스클루시브 노아게이트 심벌.Figure 4a is an exclusive no-gate symbol.
제4b도는 제4a도의 진리치표.Figure 4b is the truth table of Figure 4a.
제5도는 1M×4DRAM의 정상 동작시 입, 출력 구성도.5 is an input / output configuration diagram in the normal operation of 1M × 4DRAM.
제6도는 제5도의 다비트 병렬테스트 모드시의 구성도.6 is a configuration diagram in the multi-bit parallel test mode of FIG.
제7도는 제6도의 다른 실시예도.7 is another embodiment of FIG.
제8도는 본 발명에 따른 1M×4DRAM의 다비트 병렬테스트 모드시의 구성도.8 is a block diagram of the multi-bit parallel test mode of 1M x 4DRAM according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
3A 내지 3H : 메모리 셀블럭 B1 내지 136 : 버퍼3A to 3H: Memory cell blocks B1 to 136: Buffer
E×1 내지 E×6 : 익스클루시브 노아게이트E × 1 to E × 6: Exclusive Noah Gate
본 발명은 다이나믹램(DRAM ; Dynamic Random Acess Memory)의 다비트(Multi-bit) 병렬테스트구조에 관한 것으로, 특히 4배의 데이타 비트를 비교하는 방식을 채택하여 모든 데이타가 반전되었을때 발생하는 판정오류의 확률을 감소시키는 다이나믹램의 다비트 병렬테스트 구조에 관한 것이다.The present invention relates to a multi-bit parallel test structure of a dynamic random access memory (DRAM). In particular, a decision error occurs when all data are inverted by adopting a method of comparing four times the data bits. A multibit parallel test structure of dynamic RAM that reduces the probability of
일반적으로 다이나믹램의 병렬테스트란 다수의 셀에 동일한 데이타를 저장한 다음 이를 독출하여 독출된 데이타가 저장된 데이타와 일치하는지를 확인하여 DRAM의 불량유무를 판단하는 것인데, 예를들어 4M DRAM은 8비트 이상, 16M DRAM은 16비트 이상, 그리고 64M DRAM은 32비트 이상의 다비트를 병렬로 시험가능하도록 규정되어 있다.In general, the parallel test of dynamic RAM is to store the same data in multiple cells, and then read it to check whether the read data is consistent with the stored data, and to determine whether the DRAM is defective. For example, 4M DRAM has 8 bits or more. In addition, 16M DRAM is required to test at least 16 bits, and 64M DRAM at least 32 bits in parallel.
그러나 1M×4모드 DRAM은 병렬테스트에 관한 규정이 없이 4배의 입출력 모드로서 다비트 병렬테스트를 실시하였는데, 예를들어 쓰기 동작인 경우 4개의 입출력 단자에 동일한 신호를 공급하여 다수의 메모리 셀블럭에 저장하고 각기 2개의 메모리 셀블럭을 한조로하여 그 출력 신호를 각기 비교하여 각 데이타출력단자를 통해 출력하고, 그 출력신호를 확인하여 다이나믹램의 불량여부를 판단하였다. 이경우 입력된 신호가 외부의 노이즈등에 의해 전부 반전된 경우 양호한 것으로 오인되는 단점이 있다. 또다른 방법으로 예를들어 쓰기 동작인 경우 4개의 입출력 포트중 1개만 사용하여 다수의 메모리 셀블럭에 동일한 데이타를 저장하고 각 메모리 셀블럭의 출력신호를 비교하여 데이타 출력단자를 통해 출력하고, 그 출력신호를 확인하여 불량여부를 판단하였는데 이러한 방식은 입출력 회로가 다이나믹램의 정상 동작시의 입력구조와 전혀 다르게 구성되므로 회로가 복잡할뿐아니라 하나의 입출력 단자만을 이용하므로 다른 입력핀의 쓰기동작 판정이 어렵다.However, 1M × 4 mode DRAM has multi-bit parallel test as 4 times input / output mode without provision of parallel test. For example, in case of write operation, the same signal is supplied to 4 memory input / output terminals in multiple memory cell blocks. After storing the two memory cell blocks, the output signals were compared and output through each data output terminal, and the output signal was checked to determine whether the dynamic ram was defective. In this case, if the input signal is inverted by external noise, etc., there is a disadvantage that it is mistaken as good. As another method, for example, in the case of a write operation, the same data is stored in a plurality of memory cell blocks using only one of four input / output ports, and the output signals of the respective memory cell blocks are compared and output through the data output terminal. Checking the output signal to determine whether it is defective. In this method, since the input / output circuit is composed differently from the input structure in the normal operation of the dynamic ram, the circuit is complicated and only one input / output terminal is used to determine the write operation of the other input pin. This is difficult.
따라서 본 발명은 4개의 입출력 포트를 통해 메모리 셀블럭에 동일한 데이타를 저장하고, 메모리 셀블럭으로부터의 각 출력 신호를 하나의 익스클루시브 노아게이트에서 비교하고, 그 비교출력 신호를 확인하여 다이나믹램의 불량여부를 판정하도록 하므로서 상기한 단점이 해소될 수 있는 다이나믹램의 다비트 병렬 테스트 구조를 제공하는데 그 목적이 있다.Therefore, the present invention stores the same data in the memory cell block through the four input and output ports, and compares each output signal from the memory cell block in one exclusive noah gate, and confirms the comparison output signal of the dynamic RAM It is an object of the present invention to provide a multi-bit parallel test structure of dynamic RAM in which the above-mentioned disadvantages can be solved by determining whether there is a defect.
본 발명의 다이나믹램의 다비트 병렬테스트 구조는 각 메모리 셀블럭(3A 내지 3H)에 동일한 데이타를 저장하기 위해 각 메모리 셀블럭(3A 내지 3H)을 2조로하여 입출력단자(11 내지 14)에 대응시키는 입력대응 수단과, 상기 각 메모리 셀블럭(3A 내지 3H)의 각 출력 신호 D1 내지 D8를 하나의 익스클루시브 노아게이트 G6에서 비교하되 입력되는 신호가 모두 동일하면 High 신호를, 하나이상이 다를 경우 Low 신호를 출력하는 비교수단과, 상기 비교수단으로부터의 출력신호를 버퍼(B5)를 통해 하나의 입출력단자(13A)로 출력시키되 나머지 입출력 단자(11A, 12A 및 14a)는 High 상태로 유지시키는 출력수단으로 구성되는 것을 특징으로 한다.In the multi-bit parallel test structure of the dynamic RAM of the present invention, two memory cell blocks 3A to 3H are paired to correspond to input / output terminals 11 to 14 to store the same data in each memory cell blocks 3A to 3H. When the input corresponding means and each output signal D1 to D8 of each of the memory cell blocks 3A to 3H are compared in one exclusive nodal gate G6, if the input signals are all the same, the high signal is different. A comparison means for outputting a low signal and an output signal output from the comparison means to one input / output terminal 13A through the buffer B5, while the other input / output terminals 11A, 12A, and 14a are kept high It is characterized by consisting of means.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제1도는 4M DRAM의 외부핀 입력타이밍도로서, 제1구간에서 다이나믹램은 다비트 병렬테스트 모드로 진입되고 제2구간에서 정상상태로 동작되며 제3구간에서 다비트 병렬테스트 모드에서 정상모드로 전환되는 것을 도시하는데,-Before-주기에서 DRAM을 다비트 병렬테스트 모드로 진입시키고-Before-리프래쉬(Refresh)주기 또는-온리 리프레쉬(Only Refresh) 주기에서 DRAM 정상모드로 전환된다.1 is an external pin input timing diagram of a 4M DRAM. In the first section, the dynamic ram enters the multi-bit parallel test mode, operates in a normal state in the second section, and switches from the multi-bit parallel test mode to the normal mode in the third section. Shows that -Before- In the cycle, the DRAM enters the multi-bit parallel test mode -Before- Refresh cycle or -In normal refresh cycle, the DRAM is switched to normal mode.
제2도는 4M×1DRAM의 정상동작시의 입출력 구성도로서, 8비트 병렬테스트를 위하여 RAS 활성시간(RAS-active period)에서 동시에 8비트의 억세스가 이루어져야 하므로 4M DRAM은 예를들어 메모리 셀블럭이 8개 구성된다. 또한 ×1모드의 DRAM에서는 각기 하나의 입력단자 및 출력단자만이 구성되고, 데이타의 서입 및 독출을 하는 8비트중 한비트를 선택하기 위한 멀티플렉서(2)가 각기 2개 구성되는데, 이 멀티플렉서(2)는 어드레스 버퍼(도시안됨)로부터 행 어드레스의 최상위 비트 A×10, 열 어드레스의 최상위 비트 AY 10 및 열 어드레스의 최하위 비트 AY0의 각 3비트 어드레스에 의해 멀티플렉서(2)의 스위치 SW1 내지 SW8가 하나씩 ON되도록 구성된다.2 is an input / output diagram for normal operation of 4M × 1DRAM. For 8-bit parallel testing, 8-bit access must be simultaneously performed in a RAS-active period. It consists of eight. In the DRAM of the x1 mode, only one input terminal and one output terminal are configured, respectively, and two multiplexers 2 for selecting one bit among the 8 bits for writing and reading data are each configured. ) Switches SW1 to SW8 of the multiplexer 2 by one of the three bit addresses of the most significant bit A × 10 of the row address, the most significant bit AY 10 of the column address, and the least significant bit AY0 of the column address from the address buffer (not shown). Configured to be ON.
즉, 서입동작의 경우 상기 멀티플렉서(2)의 스위치 SW1 내지 SW8중 하나의 스위치가 ON되어 입력단자를 통해 입력되는 데이타는 다수의 메모리 셀블럭(3A 내지 3H)중 ON된 스위치와 접속된 메모리 셀블럭에 데이타가 저장된다.That is, in the case of the write operation, one of the switches SW1 to SW8 of the multiplexer 2 is turned on and data input through the input terminal is connected to the memory cell connected to the switch turned on among the plurality of memory cell blocks 3A to 3H. Data is stored in blocks.
독출동작의 경우 상기 메모리 셀블럭(3A 내지 3H)의 각 출력단자 D1 내지 D8에서 출력되는 신호는 멀티플렉서(28) 및 버퍼 B1를 경유해 출력된다.In the case of the read operation, signals output from the respective output terminals D1 to D8 of the memory cell blocks 3A to 3H are output through the multiplexer 28 and the buffer B1.
제3도는 제2도의 다비트 병렬테스트 모드시의 구성도로서, 상기 멀티플렉서(2)의 스위치 SW1 내지SW8 모두를 ON시키고 상기 각 메모리 셀블럭(3A 내지 3H)의 각 출력신호 D1 내지 D8을 익스클루시브 노아게이트 E×1에서 비교하여 그 출력신호가 버퍼 B2를 통해 출력되도록 구성하였는데, 상기 스위치 SW1 내지 SW8이 모두 ON되면 상기 각 메모리 셀블럭(3A 내지 3H)에는 동일한 데이타가 저장된다.3 is a configuration diagram in the multi-bit parallel test mode of FIG. 2, in which all switches SW1 to SW8 of the multiplexer 2 are turned on, and each output signal D1 to D8 of each of the memory cell blocks 3A to 3H is excluded. The output signal is output through the buffer B2 compared to the sieve noor gate E × 1. When all of the switches SW1 to SW8 are turned on, the same data is stored in each of the memory cell blocks 3A to 3H.
그러므로 상기 각 메모리 셀블럭(3A 내지 3H)의 D1 내지 D8의 출력신호는 상기 익스클루시브 노아게이트 E×1에서 비교되는데 예를들어 상기 각 메모리 셀블럭(3A 내지 3H)의 출력신호중 하나 이상이 나머지 출력신호와 동일하지 않으면 상기 익스클루시브 노아게이트 E×1의 출력신호는 제4a도 및 제4b도에 도시된 바와같이 Low 상태가 되어 버퍼 B2의 출력신호 또한 Low 상태가 되므로 DRAM은 불량으로 판정되게된다. 반면에 상기 버퍼 B2의 출력신호가 High 상태이면 DRAM은 양호한 것으로 판정된다.Therefore, the output signals of D1 to D8 of each of the memory cell blocks 3A to 3H are compared at the exclusive nodal gate E × 1. For example, at least one of the output signals of each of the memory cell blocks 3A to 3H is determined. If it is not the same as the rest of the output signal, the output signal of the exclusive no-gate E × 1 becomes low as shown in Figs. 4a and 4b, and the output signal of the buffer B2 is also low. Will be determined. On the other hand, when the output signal of the buffer B2 is in a high state, the DRAM is determined to be good.
이러한 방식은 만약 입력되는 8비트 신호가 원래의 상태에서 모두 반전되는 경우도 상기 버퍼 B2의 출력은 High로 출력되어 DRAM이 양호한 것으로 판정할 수 있는 오류가 발생하게 된다.In this manner, even if the input 8-bit signals are all inverted in the original state, the output of the buffer B2 is outputted high, which causes an error in which the DRAM can be determined to be good.
제5도는 1M×4DRAM의 정상동작시 입출력 구성도로서, 제2도와는 달리 4개의 입출력 단위가 각기 구비된다. 그러므로 열어드레스의 최하위 비트 AYO의 상태로 2개의 입력중 하나를 선택하는 멀티플렉서(15A 내지 15H)가 각 메모리 셀블럭(3A 내지 3H)의 입출력간에 각기 구성된다. 입출력단자(11 내지 14)를 통해 입력된 데이타는 각각 AYO의 상태에 따라 2비트중 한비트가 선택되어 해당 메모리 셀블럭(3A 내지3H)에 저장된다. 상기 각 메모리 셀블럭(3A 내지 3H)의 출력신호 D1 내지 D8은 RAS 활성시간에 입력시와 동일한 2비트의 데이타중 역시 AYO에 의해 1비트씩 선택되어 버퍼 B3 내지 B6를 각기 경유해 입출력단자(11A 내지 14a)로 출력된다.FIG. 5 is an input / output configuration diagram in the normal operation of 1M × 4DRAM, and unlike FIG. 2, four input / output units are provided. Therefore, multiplexers 15A to 15H which select one of the two inputs in the state of the least significant bit AYO of the open dress are configured between the inputs and outputs of the respective memory cell blocks 3A to 3H. Data input through the input / output terminals 11 to 14 are selected from one of two bits according to the state of AYO, respectively, and are stored in the corresponding memory cell blocks 3A to 3H. The output signals D1 to D8 of each of the memory cell blocks 3A to 3H are also selected one bit by AYO from the same two-bit data as input at the RAS activation time, and the input / output terminals (B3 to B6) are respectively passed through. 11A through 14a).
제6도는 제5도의 다비트 병렬 테스트 모드시의 구성도로서, 상기 멀티플렉서(15A 내지 15H)의 모든스위치를 ON시키고, 각 메모리 셀블럭 출력신호를 각기 2조로하여 익스클루시브 노아게이트 E×2 내지 E×5에서 각기 비교되도록 구성된다.FIG. 6 is a schematic diagram of the multi-bit parallel test mode of FIG. 5, in which all switches of the multiplexers 15A to 15H are turned on, and two sets of memory cell block output signals are set to include two sets of the Exclusive Noah gates E × 2 to FIG. Each at E × 5.
그러므로 상기 각 메모리 셀블럭(3A 내지 3H)에는 동일한 데이타가 저장되고 그출력은 상기 익스클루시브 노아게이트 E×2 내지 E×5에서 비교되고 비교된 신호는 버퍼 B3 내지 B6를 각기 경유해 각 입출력 단자(11A 내지 14a)를 통해 출력되는데, 각 입출력 단자(11A 내지 14a)의 출력신호의 상태를 확인하여 DRAM의 불량여부를 판정케 된다. 이러한 방식은 2비트에 대하여만 동일여부가 확인되므로 8비트 비교방식에 비해 2비트 데이타 모두가 원래의 상태에서 반전된 경우 정상으로 판정 할 가능성이 높게 된다.Therefore, the same data is stored in each of the memory cell blocks 3A to 3H, and the output thereof is compared at the exclusive Noah gates E × 2 to E × 5, and the compared signals are respectively inputted and output through the buffers B3 to B6. It is output through the terminals 11A to 14a, and it is determined whether the DRAM is defective by checking the state of the output signal of each of the input / output terminals 11A to 14a. This method checks whether or not the two bits are the same, so compared to the 8-bit comparison method, the probability that the two-bit data is inverted in the original state is high.
제7도는 제6도의 다른 실시예로서, 입출력단자(11 내지 14)중 하나만을 선택하여 각 메모리 셀블럭(3A 내지 3H)에 접속되게하고, 각 메모리 셀블럭(3A 내지 3H)의 출력신호 D1 내지 D8을 익스클노아게이트 E×6에서 비교하고, 그 비교된 출력신호를 버퍼 B5만 경우시켜 하나의 입출력 단자를 통해 출력되도록 하며, 나머지 입출력 단자(11A, 12A 및 14a)는 High 상태로 유지시켜 준다. 이러한 방식은 1M×4모드 DRAM의 입력구조와 전혀 다른 입력구조가 되므로 회로가 복잡해진다. 또한 하나의 입출력 단자만을 이용하므로 타입력핀의 쓰기동작이 어렵다.FIG. 7 is another embodiment of FIG. 6, in which only one of the input / output terminals 11 to 14 is selected to be connected to each of the memory cell blocks 3A to 3H, and the output signal D1 of each of the memory cell blocks 3A to 3H is shown in FIG. To D8 are compared at the extrudate gate E × 6, and the compared output signal is output through one input / output terminal only in the case of buffer B5, and the other input / output terminals 11A, 12A, and 14a are kept high. Let it be. This type of circuit becomes complicated because the input structure is completely different from that of the 1M × 4 mode DRAM. In addition, since only one input / output terminal is used, the write operation of the type force pin is difficult.
제8도는 본 발명에 따른 1M×4DRAM의 다비트 병렬테스트 모드시의 구성도로서, 전술한 제6도의 구조와 같이 상기 제5도의 멀티플렉서(15A 내지 15D)의 모든 스위치를 ON시켜 각 메모리 셀블럭(3A 내지3H)에 동일한 데이타가 저장되도록 하고, 각 메모리 셀블럭(3A 내지 3H)의 각 출력신호를 익스클루시브 노아게이트 E×6에서 비교하여 그 출력신호를 버퍼 B5를 통해 출력되도록 하며, 나머지 입출력단자(11A, 12A 및 14)는 High 상태를 유지시키도록 구성되는데, 이러한 구조는 입출력단자(11 내지 14)의 입력상태를 판정할 수 있고 상기 각 메모리 셀블럭의 8비트 출력신호 모두를 동시에 비교할 수 있다.FIG. 8 is a schematic diagram of a multi-bit parallel test mode of 1M × 4DRAM according to the present invention. As shown in FIG. 6, all switches of the multiplexers 15A to 15D of FIG. The same data is stored in 3A to 3H), and each output signal of each memory cell block 3A to 3H is compared at the exclusive Noah gate E × 6, and the output signal is output through the buffer B5. The input / output terminals 11A, 12A, and 14 are configured to maintain a high state. This structure can determine the input state of the input / output terminals 11 to 14 and simultaneously output all the 8-bit output signals of the respective memory cell blocks. Can be compared.
상술한 바와같이 본 발명에 의하면 4배의 데이타 비트를 비교하는 방식을 채택하여 모든 데이타가 반전되었을때 발생하는 판정오류의 확률을 감소시킬 수 있고, 또한 입력구조를 간단화 할 수 있는 탁월한 효과가 있다.As described above, the present invention adopts a method of comparing four times the data bits to reduce the probability of decision error occurring when all data is inverted, and also has an excellent effect of simplifying the input structure. have.
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