KR940002779Y1 - 부트스트랩 회로 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 부트스트랩 회로도.
제 2 도는 종래의 부트스트랩 회로 각단의 입출력 파형도.
제 3 도는 본 고안의 부트스트랩 회로도.
제 4 도는 본 고안의 부트스트랩 회로 각단의 입, 출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 제 1 전압 조정부 20 : 제 2 전압 조정부
FET1∼FET3 : 전계효과트랜지스터 C1∼C4 : 콘덴서
FET7 : 제 1 전계효과 트랜지스터 INV : 인버터
FET5 : 제 2 전계효과 트랜지스터 FET6 : 제 3 전계효과 트랜지스터
본 고안은 부트스트랩(Boot Strap)회로에 관한 것으로서, 특히 부트스트랩의 정도를 용이하게 조정할 수 있고, 입력 신호가 "하이" 또는 "로우"레벨일 경우에만 부트스트랩 하도록 하는 회로에 관한 것이다.
일반적으로 부트 스트랩 회로는 입력측에 캐패시터와 스위치를 병렬로 접속하고, 양(+)귀환을 할 수 있도록 하는 증폭기로서, 직선램프 또는 톱니파형 펄스를 발생하는 회로이다.
따라서 종래의 부트 스트랩회로는 제 1 도에 도시된 바와같이 트랜스퍼(Transfer) 기능의 전계효과 트랜지스터(이하 "FET"라 함)(FET1-FET3) 및 콘덴서(C1)(C3)를 상호연결 구성하되, FET2의 드레인과 FET3의 드레인단에 콘덴서(C2)가 접속되어 있다. 즉, 제 2 도의 파형과 같이 FET3의 소스단에 (B)와 같은 입력신호가 인가될 때 입력신호가 Vss상태일 경우에는 FET2를 통하여 FET3과 콘덴서(C2)의 한쪽전극이 연결된 프리차징(Precharging)하여 Vcc수준으로 만들게 된다. 그 이후 일정시간(t2)이 경과하여 입력신호(B)가 Vcc보다 높은 Vcc+△V(여기서 △V콘덴서(C2)의 용량과 FET3의 형태에 따라 결정된다.)가 된다. 이 때 Vcc보다 높아진 FET3의 게이트 전압은 (B)신호의 "하이" 논리값(Vcc수준)이 FET3의 손실(Vt) 없이 드레인을 출력(제 2 도의 (c))하도록 하는 역할을 한다. 또한 입력신호(B)는 FET3 및 콘덴서(C3)를 경유하여 출력되며 (D)도에서와 같이 t2시간 이후에는 동일하게 Vcc+△V가 되어 부트스트랩하게 된다.
이러한 종래의 부트스트랩회로는, 부트스트랩 정도(전압)를 조정할 수 없을 뿐만 아니라 부트스트랩된 신호를 다시 "로우" 논리값으로 풀 다운하기 위하여 별도의 장치가 필요하며 출력신호를 프리차징하는 장치가 필요하게 되어 부트스트랩 회로의 신뢰성이 저하되는 문제점이 야기 되었던 것이다.
본 고안은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 고안의 목적은 제 1 및 제 2 전압 조정부에 의해 부트 스트랩 정도를 정확히 조정할 수 있고, 입력신호 자체가 부트 스트랩 되도록 하여 풀다운 장치와, 출력단에 Vcc로 프리차징하는 장치를 제거함으로써 간단한 구성으로 제조 과정이 용이하고 또한 부트 스트랩이 정확히 이루어지도록 하는 부트 스트랩 회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 고안의 특징은, 입력신호를 출력측으로 전송하는 제 1 전계효과 트랜지스터(FET7)와 부트스트랩 프리차징용 콘덴서(C4)와, 상기 콘덴서(C4)에 인가되고 전압 크기를 조정하기 위한 제 2 전압 조정부(20)와, 상기 콘덴서(C4) 출력전압 크기를 조정하는 제 1 전압 조정부 게이트가 연결된 제 2 전계효과 트랜지스터(FET4)를 통하여 입력단에 연결되고, 상기 콘덴서(C4)의 타측단자는 제 3 전계효과 트랜지스터(FET6)를 통하여 출력단에 연결되고, 또한 제 2 전압 조정부(20)를 통하여 Vcc단에 연결되고, 상기 제 1 및 제 3 전계효과 트랜지스터(FET7)(FET6)의 게이트는 인버터(INV)를 통하여 입력단자에 연결된 부트스트랩 회로에 있다.
이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.
제 3 도는 본 고안의 부트스트랩 회로도로서, 입력신호가 제 2 및 제 1 전계효과 트랜지스터(FET5)(FET7)의 소스단과 제 2 전압 조정부(20), 그리고 인버터(INV)에 인가되게 하고, 상기 인버터(INV) 출력단은 제 3 및 제 1 전계효과 트랜지스터(FET6)(FET7)의 게이트단에 연결하고, 상기 제 2 전계효과 트랜지스터(FET5)의 드레인에는 콘덴서(C4)를 거쳐 제 2 전압 조정부(20)와 제 3 전계효과 트랜지스터의 (FET6)의 소스단에 각각 접속하고, 상기 제 3 및 제 1 전계효과 트랜지스터(FET6)(FET7)의 드레인 측은 출력단에 연결하고, 제 1 전압 조정부(10)의 출력단은 제 2 전계효과 트랜지스터(FET5)의 게이트단에 접속되어 있다.
또한 제 1 전압 조정부(10)는 N-MOS 전계효과 트랜지스터형 다이오드 군으로 부트스트랩 레벨을 조정하기 위한 것으로서, 직렬 연결된 순방향 다이오드의 X 제 2 전계효과 트랜지스터(FET5)의 게이트 전압으로 공급된다. 또한 부트 스트랩 수준에 필요이상 크지 않도록 직렬 연결된 역방향 다이오드의 개수에 의하여 조정된다.
그리고, 제 2 전압 조정부(20)는 PMOS 전계효과 트랜지스터형 다이오드군으로 부트스트랩 콘덴서(C4)의 입력 전압을 조정하기 위한 것이며, 순방향 다이오드의 개수에 의해 결정된다.
이러한 상태에서 제 2 전계효과 트랜지스터(FET5)의 소스단에 제 3e 도와 같은 입력신호가 인가될 경우 즉(e)의 입력신호가 로우 레벨이 되는 동안에는 제 2 전압 조정부(20)를 도통시키게 되며, 제 2 전계효과 트랜지스터(FET5)는 제 1 전압 조정부(10)에 의해 턴온됨으로써 제 2 전압 조정부(2)의 출력전압이 콘덴서(C4)에 프리차징된다. 이때 (e)의 입력신호가 로우레벨임에 따라 인버터(INV)에서 하이 레벨로 반전하게 되어 제 3 전계효과 트랜지스터(FET6)는 차단상태로, 그리고 제 1 전계효과 트랜지스터(FET7)는 도통시키게 된다. 그러므로 (e)의 입력신호 제 1 전계효과 트랜지스터(FET7)를 통해 로우레벨의 신호가 그대로 출력된다.
한편 임의의 시간(t1)의 (E)가 입력신호가 하이레벨로 되면 제 2 전압 조정부(20)는 오프상태로 됨과 동시에 상기 신호는 인버터(INV)에서 로우레벨로 반전되나, 상기 인버터(INV) 지연시간(△t=t2-t1)후부터 제 3 전계효과 트랜지스터(FET6)는 제 1 전계효과 트랜지스터(FET7)는 턴 오프시키게 된다. 따라서 인버터(INV)의 지연시간(△t)동안 제 1 전계효과 트랜지스터(FET7)의 출력은 Vcc 정도의 값으로 되며, 지연시간(△t) 이후에는 콘덴서(C4)가 부트스트랩하여 제 4f 도와 같이 Vcc+△V만큼 상승하며 지연 시간 이후(t2)부터 (g)와 같이 (e)의 입력신호보다 △V만큼 상승된 전압이 제 3 전계효과 트랜지스터(FET6)를 통해 출력되어진다.
이상에서와 같이 본 고안은 전계효과 트랜지스터의 다이오드 군으로된 제 1 및 제 2 전압 조정부(10)(20)와, 지연시간을 갖는 인버터(INV)와, 제 1 내지 제 3 전계효과 트랜지스터(FET5∼FET7) 및 콘덴서(C4)로 구성되어 제 1 및 제 2 전압 조정부(10)(20)의 전계효과 트랜지스터 형 다이오드 개수 선택에 따라 프리차징콘덴서(C4)의 충전 및 출력전압의 조정이 가능하여 부트스트랩전압의 정밀제어가 용이할 뿐만 아니라, 입력신호 자체를 부트스트랩 되도록하여 부트스트랩된 신호를 로우로 낮추기 위한 풀 다운 장치는 물론, 출력단에 Vcc로 프리차징하는 장치가 필요없게 되어 메모리 소자의 제조공정이 용이하고, 정확한 부트스트랩이 이루어지도록 하는 효과를 제공하게 되는 것이다.
Claims (4)
- 부트스트랩 회로에 있어서, 입력신호를 출력측으로 전송하는 제 1 전계효과 트랜지스터(FET7)와, 부트스트랩 프리차징용 콘덴서(C4)와, 상기 콘덴서(C4)에 인가되고 전압 크기를 조정하기 위한 제 2 전압 조정부(20)와, 상기 콘덴서(C4) 출력전압의 크기를 조정하는 제 1 전압 조정부(10)와, 상기 콘덴서(C4) 일측단은 제 1 전압 조정부(10)에 게이트가 연결된 제 2 전계효과 트랜지스터(FET4)를 통하여 입력단에 연결되고, 상기 콘덴서(C4)의 타측단자는 제 3 전계효과 트랜지스터(FET6)를 통하여 출력단에 연결되고, 또한 제 2 전압 조정부(20)를 통하여 Vcc단에 연결되고, 상기 제 1 및 제 3 전계효과 트랜지스터(FET7)(FET6)의 게이트는 인버터(INV)를 통하여 입력단자에 연결된 것을 특징으로 하는 부트스트랩회로.
- 제 1 항에 있어서, 상기 제 1 전압 조정부(10)는 NMOS 전계효과 트랜지스터 다수개를 다이오드형으로 직렬연결하여 프리차지콘덴서(C4)의 충전전압 크기를 조정하도록 한 것을 특징으로 하는 부트스트랩회로.
- 제 1 항에 있어서, 상기 제 2 전압 조정부(20)는 PMOS전계효과 트랜지스터 다수개를 직렬 연결하고 그 게이트는 입력신호에 연결하여 프리차징 콘덴서(C4)에 인가되는 전압을 조정하도록 한 것을 특징으로 하는 부트스트랩회로.
- 제 1 항에 있어서, 인버터(INV)에 의해 입력신호(E)가 "로우"에서 "하이" 레벨로 변환될 때 부트 스트랩 출력을 일정시간(△t=t2-t1) 동안 지연시켜 전달하도록 된 것을 특징으로 하는 부트스트랩 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92002231U KR940002779Y1 (ko) | 1992-02-15 | 1992-02-15 | 부트스트랩 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92002231U KR940002779Y1 (ko) | 1992-02-15 | 1992-02-15 | 부트스트랩 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930020499U KR930020499U (ko) | 1993-09-24 |
| KR940002779Y1 true KR940002779Y1 (ko) | 1994-04-23 |
Family
ID=19329016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR92002231U KR940002779Y1 (ko) | 1992-02-15 | 1992-02-15 | 부트스트랩 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940002779Y1 (ko) |
-
1992
- 1992-02-15 KR KR92002231U patent/KR940002779Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930020499U (ko) | 1993-09-24 |
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